数字电路及其应用.

1、数字电路及其应用课程目标1 掌握基本逻辑代数和基本逻辑门电路的逻辑功能2 掌握常用复合门电路的逻辑功能和应用3 掌握组合逻辑电路的分析和设计方法及应用，常用组合逻辑部件的应用4 掌握常用触发器的逻辑功能及应用5 掌握时序逻辑电路的分析应用6 实验技能：与非门逻辑功能测试，触发器逻辑功能测试；EWB软件的应用。课程内容1 逻辑代数知识2 基本逻辑门及常用逻辑门的功能及符号3 组合逻辑电路的分析与应用4 常用组合逻辑部件的功能和应用5 触发器结构、功能6 数字逻辑电路的分析应用7与非门逻辑功能测试8触发器逻辑功能测试9 555电路的应用及仿真学习方法 从通过掌握逻辑代数、基本门电路逻辑关系出发，掌

2、握组合逻辑电路的分析和应用及常用组合逻辑部件的应用，掌握触发器的功能应用及时序逻辑电路的分析应用，从而掌握数字电路分析应用的方法，通过数字电路的实验实训仿真，掌握常用数字部件的应用，故障诊断与排除。课后思考1 二进制、十进制以及十六进制之间相互转换的方法？2 BCD码的含义和种类？3 用与非门与其他逻辑门之间的转换方法？4 组合逻辑电路分析应用的方法是什么？5 编码器与译码器的含义及之间的区别？6 JK触发器的功能以及与D触发器之间转换的方法？7 时序逻辑电路的特点？逻辑代数知识一、数制 所谓数制就是计数的方法。在日常生活中最常用的是十进制，它有0、1、2、3、4、5、6、7、8、9十个数码，

3、用来组成不同的数。在数字电路中采用二进制，还有八进制、十六进制。下面介绍常用的二进制和十六进制。1二进制二进制有两个数码0和1，它们与电路的两个状态(开和关、高电平和低电平等)直接对应，使用比较方便。二进制与十进制的进位规则不同。十进制是“逢十进一”，即9+1=10，可写成10=1*101+0*100，10为基数。如325可写成： 325=3*102+2*101+5*100二进制是“逢二进一”，即1+1=10，可写成10=1*21+0*20，也就是说，二进制以2为基数，如：(11011)2=1*24+1*23+0*22+1*21+1*20=(27)10这样可把任意一个二进制数转换为十进制数。若

4、要将十进制数转换为二进制数怎么办呢？由上式可见：(27)10=d4*24+d3*23+d2*22+d1*21+d0*20=( d4d3d2d1d0)2 式中d4 d0分别为相就的二进制数码1或0。它们可用下法求得：27除2的余数是1，其商除2的余数为1，这样除下去，直到商为0为止： 2|27余1（d0）2|13余1（d1）2|6.余0(d2)2|3.余1(d3)2|1.余1(d4) 0 所以（27）10（d4d3d2d1d0）2（11011）22十六进制 十六进制有0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F十六个数码，其中AF分别代表十进制的1015。为与十进制区别，规定十

5、六进制数注有下标16或H。十六进制是“逢十六进一”，即F+1=10，可写成10=1*161+0*160，其基数为16，如： (4E6)16=(4E6)11=4*162+14*161+6*160=(1254)10 这就是十六进制数转换为十进制数的方法。反过来，要将十进制数转换为十六进制数，可先转换为二进制数，再由二进制数转换为十六进制数。因为每一个十六进制数码都可以用4位二进制数来表示，如(1011)2表示十六进制的B；(0101)2表示十六进制的5等。故可将二进制数从低位开始，每4位为一组写出其值，从高位到低位，就是十六进制数。如：（27）10=（0011011）2=（1B）16 下面比较一下

6、上面三种数制的数码：十进制 二进制 十六进制 十进制 二进制 十六进制0 000 0 8 1000 81 001 1 9 1001 92 010 2 10 1010 A3 011 3 11 1011 B4 100 4 12 1100 C5 101 5 13 1101 D6 110 6 14 1110 E7 111 7 15 1111 F 二、编码 所谓编码，就是用数字或某种文字和符号来表示某一对象或信号的过程。十进制编码或某种文字和符号的编码难于用电路来实现，在数字电路中一般采用二进制数。用二进制数表示十进制数的编码方法称二 十进制编码，即BCD码。常用的BCD码有8421码、5421码、24

7、21码等编码方式。以8421码为例，8421分别代表对应二进制位的权，即当那一位二进制位为1时代表10进制的数相应的权数。看一看与十进制码的对照关系：十进制数码 8421码 十进制数码 8421码0 0000 5 01011 0001 6 01102 0010 7 01113 0011 8 10004 0100 9 1001 此外还有其他一些编码方式，读者可根据需要查阅有关书籍和手册，这里不一一介绍。三、逻辑代数及应用1逻辑代数及其基本运算 逻辑代数也称布尔代数，它是分析和设计逻辑电路的一种数学工具，用来描述数字电路和数字系统的结构和特性。 逻辑代数有1和0两种逻辑值，它们并不表示数量的大小，

8、而是表示两种对立的逻辑状态，例如电平的高低，晶体管的导通和截止，脉冲信号的有无，事物的是非等。所以，逻辑1和逻辑0与自然数的1和0有本质的区别。 在逻辑代数中，反映输出逻辑变量和输入逻辑变量的关系，叫逻辑函数，可表示为 F=f (A,B,C) 其中，A，B，C输入逻辑变量，F为逻辑函数。下面介绍基本逻辑运算。1） 逻辑乘逻辑乘是描述与逻辑关系的，又称与运算。逻辑表达式为F=AB其意义是仅当决定事件发生的所有条件A、B均具备时，事件F才能发生。例如把两只开关和一盏电灯串联接到电源上，只有当两只开关均闭合时灯才能亮。两个开关中有一个不闭合灯就不能亮。在A和B分别取0或1值时，F的逻辑状态列于表4.

9、1，称为真值表。2） 逻辑加逻辑加是描述或逻辑关系的，也称或运算。逻辑表达式为 F=A+B其意义是当决定事件发生的各种条件A、B中，只要有一个或一个以上的条件具备，事件F就发生。仍以上述的灯的情况为例，把两只开关并连与一盏电灯串联接到电源上，当两只开关中有一个或一个以上闭合时灯均能亮。只有两个开关断开灯才不亮。当A和B分别取0或1值时，F的逻辑状态列于真值表4.2。3） 逻辑非逻辑非是对一个逻辑变量的否定，也称非运算。逻辑表达式为 其意义是当条件A为真，事件发生出现的结果必然是这种条件相反的结果。当A取0或1值时，F的逻辑状态列于真值表4.3。 表4.1 表4.2 表4.3ABF0000101

10、00111 ABF000011101111AF01102逻辑代数的运算法则（1）基本运算法则 0A=0 1A=A AA=A 0+A=A 1+A=1 + A+A=A（2） 交换律 AB=BA A+B=B+A（3）结合律 ABC=(AB)C=A(BC) A+B+C=A+(B+C)=(A+B)+C（4）分配律 A(B+C)=AB+AC A+BC=(A+B)(A+C)（5） 吸收律 A(A+B)=A A+AB=A A+B=A+B AB+A=A （A+B）（A+）=A（6）反演律（摩根定律）基本逻辑门及常用逻辑门的功能及符号 在集成技术迅速发展和广泛运用的今天，分立元件门电路已经很少有人用了，但不管功能

11、多么强，结构多么复杂的集成门电路，都是以分立元件门电路为基础，经过改造演变过来的，了解分立元件门电路的工作原理，有助于学习和掌握集成门电路。分立元件门电路包括二极管门电路和三极管门电路两类。一、二极管门电路1二极管与门 图4.2.1 二极管与门电路如图4.2.1（a）所示。由图可知，在输入A、B中只有一个（或一个以上）为低电平，则与输入端相连的二极管必然获得正偏电压而导通，使输出F为低电平，只有所有输入（A,B）同时为高电平，输出F才是高电平。可见，输入对输出呈现与逻辑关系，即F=AB，其逻辑符号如图4.2.1（b）所示，其真值表如表4.4。输入端的个数当然可以多于两个，有几个输入端就有几个二

12、极管。2二极管或门表44ABFABF000100010111表4.5ABFABF000101011111 二极管或门电路如图4.2.2(a)，只要输入A、B中有高电平，相应的二极管就会导通，输出F就是高电平；只有输入A、B同时为低电平，F才是低电平。显然F和A，B间呈现或逻辑关系， 图4.2.2逻辑式为F=A+B。图形符号如图4.2.2(b)。其真值表如表4.5所示。二、三极管门电路1三极管非门对图4.2.3 (a)的三极管开关电路分析可知，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平，所以输出与输入就呈现非逻辑关系，是一个非门，也称为反相器。在实际电路中，为了使输入低电平时

13、三极管开关能可知的截止，一般采用图4.2.3(a)所示的电路形式。只要电阻R1、R2和负电源Vss参数配合适当，则当输入低电平信号时，三极管的基极就可以是负电位，发射结反偏，三极管将可靠截止，输出为高电平，实现非运算。非运算的逻辑符号如图4.2.3(b)。表4.6为其真值表。 图4.2.32三极管与非门将二极管与门和反相器连接起来，就可以构成图4.2.4(a)所示的与非门。从前述对与门和非门的分析，不难得出与非门电路的真值表，见表4.7。其逻辑式为F=，逻辑符号如图4.2.4(b)所示。 图4.2.4表4.6AFAF0110表4.7ABFABF0011010111103三极管或非门将二极管或门

14、和反相器连接起来，就构成了如图4.2.5(a)所示的或非门。其逻辑式为F=，逻辑符号如图4.2.5(b)，真值表列于表4.8。图4.2.5表5.8ABF001010100110组合逻辑电路的分析与应用一、组合逻辑电路的分析组合逻辑电路分析的步骤大致如下：已知逻辑图根据逻辑图写逻辑函数表达式运用布尔（逻辑）代数化简或变换列逻辑状态表分析逻辑功能。下面通过一个例子说明组合逻辑电路的分析方法。例分析图4.3.1所示的组合逻辑逻辑电路。 图4.3.1解：（1）由逻辑图写出逻辑函数表达式。从每个器件的输入端到输出端，依次写出各个逻辑门的逻辑函数表达式，最后写出输出与各输入量之间的逻辑函数表达式： （2）

15、由逻辑函数表达式列出逻辑状态表（表4.9）。（3）分析逻辑功能。由逻辑函数表达式和逻辑状态表可知，图4.3.1是由四个与非门组成的异或门，其逻辑式也可写成 表4.9ABFABF000101011110二、组合逻辑电路的设计组合逻辑电路设计的步骤如下：已知逻辑要求列逻辑状态表写逻辑式运用逻辑代数化简成与或式画逻辑图。下面通过一个例子说明如何进行组合逻辑电路的设计：例设计一个三人（A，B，C）表决电路，赞成为1，不赞成为0，多数赞成为通过，即F=1，反之F=0。解：（1）由题意列出逻辑状态表，如表4.10表4.10ABCFABCF00001000001010110100110101111111（2

16、）由逻辑状态表写出逻辑表达式。列表达式的方法，找到F=1的那些项，各输入项为1的用该项的字母表示，为0的用该字母的非状态表示，然后把各项求和，即可得到需要的表达式。（3）变换和化简。 （4）由逻辑式画逻辑图如图4.3.2。 图4.3.2常用组合逻辑部件的功能和应用 有一些组合逻辑电路在各类数字系统中经常大量地被使用。为了方便，目前已将这些电路的设计标准化，并由厂家制成了中、小规模单片集成电路产品，其中包括编码器、译码器、数据选择器、运算器、比较器、奇偶校验器/发生器等。这些集成电路具有通用性强、兼容性好、功耗小、工作稳定等优点，所以被广泛采用。应当了解其工作原理，掌握其功能和使用方法。一、编码

17、器（1）编码器的含义一般地说，用文字、符号或者数码表示特定信息的过程称为编码，能够实现编码功能的电路称为编码器。在数字系统中，是采用若干个二进制码0和1来进行编码的，要表示的信息越多，二进制代码的位数越多。N位二进制代码有2n个状态，可以表示2n个信息，对N个信号进行编码时，应按公式2n=N来确定需要使用的二进制代码的位数n。 用的编码器有二进制编码器、二十进制编码器、优先编码器等。（2）二进制编码器二进制编码器是由n位二进制数表示2n个信号的编码电路，以图4.3.3所示的8线3线编码器为例说明其工作原理。八个输入端为低电平有效，其真值表如表4.11所示。Y0 Y2为输出端，当某一个输入端为低

18、电平时，就输出该相对应的代码。表4.11输入输出Y2Y1Y00111111100010111111001110111110101110111101111110111100111101111001111110111011111110111图4.3.3中三个输出信号的逻辑函数 八个被编码的对象可以是十进制数码中的八个，也可以是任意出口开关量。如果用三个与门来实现8线3线编码，输入量应是高电平有效。图4.3.3二、译码器（1）译码的含义译码是编码的反过程，是将给定的二进制代码翻译成编码时赋予的原意，完成这种功能的电路称为译码器。译码器是多输入、多输入出的组合逻辑电路。（2）二极管译码器这是一种由二极

19、管矩阵构成的较为简单的译码电路。3位二进制二极管译码器电路如图4.3.4所示，其输入端为3位二进制代码A2 A1 A0，代码为000111八种组合，输出线有Y0 Y7 8条。当代码A2 A1 A0=000时，=111，由作输入端的与门的输出线为1，其他依次类推。二极管与门译码器的主要优点是电路简单，但由于存在输入阻抗低，输出阻抗高、输出电平发生偏移等缺点，目前已很少采用。图4.3.4（3）中规模通用译码器这种译码器是由集成逻辑门构成的。如3位二进制3线8线译码器，以74LS138为例，其逻辑图如图4.3.5所示，它除了有三个代码输入端之外，还有三个控制输入端，这三个输入端也称为片选端，作为扩展

20、功能或级联使用，其功能表（真值表）如表4.12所示，该译码器有效输出电平为低电平。图4.3.5由表4.12可知，片选控制端STB=STC=1，STA=0时,译码器停止译码,输出端全部为高电平, STA=STB=1时译码器也不工作;只有当STA=1, STB=STC=0时,译码器才进行译码。有了STA，这三个片选输入端，可以将译码器当做数据分配器来使用，这就是一种功能的扩展。使用方法是=0，A2 A1 A0作为“地表5.12输入输出STAA2A1A00XXXXX11111111011XXX111111111000000111111110000110111111100010110111111000

21、111110111110010011110111100101111110111001101111110110011111111110址”输入端（A2 A1 A0称为地址输入），则从STA端输入的数据只能通过由A2 A1 A0二进制代码所指定的一根输出线送出去，例A2 A1 A0=110，除了门G8送出的信号以外，只有门G6的三根输入线全1，因此，STA端输入的数据以电平后的形式出现在的输出端，其他输出端不受STA控制，即与STA无关，STA是从送出的。这种数据分配的功能相当于波段开关，如图4.3.6所示，而波段开关位置由A2 A1 A0的地址译码控制。图4.3.6（4）BCD代码译码器这种译码

22、器的代表是4线10线译码器，它的功能是将8421BCD码译为十个对象，所以也称二十进制译码器，如CT5442，CT5443等。它的原理与3线8线译码器类同，只不过它有四个输入端，十个输出端，可以输出十个独立的高、低电平号。4位输入代码共有十六个组合状态，其中有六个没有与其对应的输出端，这六组代码称为伪码，伪码输入时，十个输出均处于无效状态（一般是低电平有效，此时输出均为高电平）。(5) BCD七段译码器在数字系统的某些终端，往往需要直接观察十进制数字，BCD七段译码器的功能，就是把机器中运行的二十进制BCD码直接译成显示十进制数的代码，并通过显示器显示出来。其显示器件有荧光数码管、半导体数码管

23、、液晶显示器等。七段显示器通过七段字划（笔画）亮灭的不同组合来实现对09十个十进制字符的显示。七段数码管显示器字划如图4.3.7所示。图4.3.7(a)是共阴极连接，图4.3.7(b)是共阳极连接。半导体数码管在前面半导体元件一章中已经做了介绍。还有一种把计数器、译码器、驱动器、数码管组合在一起的集成器件，称为四合一数码显示器。图4.3.7触发器结构、功能一、基本RS触发器 基本RS触发器可用两个与非门交叉联接而成，如图4.4.1(a)所示，图(b)是它的图形符号。Q与是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。这种触发器有两种稳定状态：一种状态是Q=1，=0，称为置位状态(1

24、态)；另一种状态是Q=0，=1，称为复位状态(0态)。相应的输入端分别称为直接置位端或者直接置1端()和直接复位端或直接置0端()，下面分四种情况来分析基本R-S触发嚣输出与输入的逻辑关系。（1）=1， =0所谓=1，就是将端保持高电位，而=0，就是端加一负脉冲。设触发器的初始状态为1态，即Q=1， =0，=1，=1。这时与非门GA有一个输入为0，其输出Q则为1;而GB的两个输入全为1，其输出则为1。因此，在端加负脉冲后，触发嚣就由1态翻转为0态。如果它的初始状态为0态。触发器仍保持0态不变。（2）=0， =1设触发器的初始状态为0态，即Q=0，=1，=1，=1。这时与非门GB有一个输入为0，

25、其则为1；而GA的两个输入为1，其输出Q则为0。因此，在端加负脉冲后，触发器就由0态翻转为1态。触发器仍保持1态不变。（3）=1，=1假如在(1)中由0变为1(即除去负脉冲)。或在(2)中由0变为1，这样，=1，则触发器保持原状态不变。这就是它具有存储或记忆的功能。为什么能保持原有状态不变呢？例如在(1)的情况，触发器处于0态，即Q=0，=1，这时GB门的两个输入均为0，其输出Q为1，将此1电平反馈到GA门的输入端，使它的两个输入都为1，因而保证GA门的输出Q为0，当输入由0变为1时，GB门的另一输入端仍为0，所以触发器能保持0态不变。(2)的情况读者可自己分析。（4）=0，=0当端和端同时加

26、负脉冲时，无论初始什么状态，两个与非门的输出端都会变为1，这时已不符合Q与相反的逻辑状态。因此这种情况应在使用中禁止出现。从上述分析可知，基本R-S触发器有两个状态，它可以直接置位或复位，并具有存储和记忆的功能。在直接置位端加负脉冲(=0)即可置位，在直接复位加负脉冲(=0)即可复位。负脉冲除去以后，直接置位端和复位端都处于高电平(平时固定接高电平)，此时触发器保持相应负脉冲去掉前的状态，实现存储或记忆功能。但要注意负脉冲不可同时加在直接置位端和直接复位端。基本R-S触发器的各种状态列于表4.13。图4.4.1(b)是基本R-S触发器的图形符号，图中输入端引线上靠近方框的小圆圈是表示触发器用负

27、脉冲(0电平)来置位或复位，即低电平有效。图4.4.2是基本R-S触发器的工作波形。表4.131001011011不变不变00不定不定图4.4.1 图4.4.2二、可控R-S触发器上面介绍的基本触发器是各种双稳态触发器的共同部分。除此之外，一般触发器还有引导门电路(或称控制电路)，通常由它把输入信号引导到基本触发器。图4.4.3(a)是可控R-S触发器的逻辑图，图(b)是它的图形符号。图4.4.3(a)中，与非门GA和GB构成基本触发器，与非门GC和 表4.14图4.4.3GD构成引导电路，直接置位端, 直接复置位端，R和S是置0和置1信号输入端。CP是时钟脉冲输入端，在脉冲数字电路中所使用的

28、触发器往往用一种正脉冲来控制触发器的翻转时刻，这种正脉冲就称为时钟脉冲，它也是一种控制命令。通过引导电路来实现时钟脉冲对输入端R和S的控制，故称可控R-S触发器。当时钟脉冲来到之前，即CP=0时，无论R和S端的电平如何变化，GC门和GD门的输出均为1，基本触发器保持原状态不变。只有时钟脉冲来到之后，即CP=1时，触发器才按R、S端的输入状态来决定其输出状态。时钟脉冲过去后，输出状态保持时钟脉冲为高电平时的状态不变。和是直接置位和直接复位，就是不受时钟脉冲CP的控制可以对基本触发器的输出端置0或置1。主要用于在工作之初，预先使触发器处于某一给定状态，在工作过程中不用它们，让它们处于1态(高电平)

29、。可控RS触发器的输出状态与R、S输入状态的关系列于表4.14。表示时钟到来之前触发器的输出状态，表示时钟脉冲到来之后的状态。现对其工作过程分析如下;当时钟脉冲(正脉冲)来到之后，CP变为1，R和S的状态开始起作用。（1）如果S=1，R=0，则GD门输出仍保持1，GC门输出将变为0，而向GA门送一个置1的负脉冲，触发器的输出端无论原来是什么状态为1态，即Q=1。（2）如果S=0，R=1，则GC门输出仍保持1，GD将向GB门送置0的负脉冲，输出将变为0态。即Q=0。（3）如果R=0，S=0，则GC门和GB 门均保持1态，均不会向基本触发器送负脉冲，所以输出将保持原来的状态。（4）上述几种情况，当

30、时钟脉冲过去后输出端的状态将保持时钟脉冲为高电平时的状态。（5）如果时钟脉冲为高电平时R=S=1，则GC 和GD 都将向基本触发器送负脉冲，使GA 和GB 门输出端都为1，这就会使Q与都为1。当时钟脉冲过去以后，GA 和GB 门的输出端哪一个将处于1态是由偶然因素确定的，所以输出也就没有固定的状态。这种不正常的情况应避免出现。图4.4.4是可控R-S触发器的工作波形。可控R-S触发器的逻辑功能比基本触发器多一些，它不但可以实现记忆和存储，还具有计数功能。如果将可控R-S触发器的端连到S，Q端联到R端，在时钟脉冲端CP加上计数脉冲，如图4.4.5所示。这样的触发器具有计数的功能，来一个计数脉冲它

31、能翻转一次，翻转的次数等于脉冲的数目，所以可以用它来构成计数器。如在Q=0，=1的状态下，在计数脉冲(正脉冲)的作用下将使触发器翻转到Q=1，=0的状态。若触发脉冲能及时撤走，输出将保持这种状态，当再来一个触发脉冲时，又会使触发器翻转到Q=0，=1的状态，可控R-S触发器似乎能正确地对计数脉冲实现计数，即以使触发器适时地翻转。但实际上，这是有条件的，要求在触发器翻转之后，计数正脉冲的高电平及时降下来，也就是说，要求计数脉冲宽度恰好合适。如果宽了，触发器会再次翻转，使触发器的翻转次数与触发脉冲的个数不相同，即在一个计数脉冲的作用下可能引起触发器一次以上翻转，产生所谓“空翻”现象。因此，可控R-S

32、触发器并不能作为实际的计数器使用，为避免空翻，计数器一般采用主从型触发器和维持阻塞型触发器构成。图4.4.4图4.4.5三、J-K触发器图4.4.6(a)所示的是主从型J-K触发器的逻辑图，图(b)是它的图形符号。它由两个可控R-S触发器组成，两者分别称为主触发器和从触发器。此外，还通过一个非门将两个触发器的时钟脉冲端连接起来。这就是触发器的主从型结构。时钟脉冲前沿使主触发器翻转，而时钟时钟脉冲的后沿使从触发器翻转，主从之名由此而来。J-K触发器的状态见真值表4.15。图4.4.6其工作原理是，当时钟脉冲来后，即CP=1，与非门的输出为0，故从触发器的状态保持不变，这时主触发器是否翻转，要看它

33、在时钟脉冲为低电平时的状态(图中S=，R=Q)以及J、K输入端的状态而定。当CP从1下跳变为0时，主触发器的输出状态不变。这时非门的输出为1，主触发器把CP从1下跳变为0前一瞬间的输出状态送到从触发器，使两者状态一致。例如主触发器为1态，当非门的输出上跳为1时，由于从触发器的S=1和R=0，故使它也处于1态。这种触发器不会出现“空翻”现象，因为CP=1期间，从触发器的状态不会改变；而等到CP下跳为0时，从触发器翻转或保持原态，但主触发器的状态又不会改变，所以不会出“空翻”的情况。表4.15JK0001010111下面从真值表中的四种情况来分析主从型J-K触发器的逻辑功能。（1）J=1，K=1设

34、时钟脉冲到来之前，即CP=0时，触发器的初始状态为0态，这时主触发器的S=1，R=Q=0，当时钟脉冲到来后，即CP=1时，由于主触发器的J=1和K=0，故翻转为1态，当CP从1下跳为0时，由于这时从触发器的J=1和K=0，它也就翻转为1态。反之设主触发器的J=0和K=1，当CP=1时，它翻转为0态，当CP下跳为0时，从触发器也翻转为0态。可见JK触发器在J=K=1的情况下，来一个时钟脉冲，就使它翻转一次，这表明，在这种情况下，触发器具有计数功能。图4.4.7是主从型JK触发器在J=K=1的情况下的输出波形。 图4.4.7（2）J=0，K=0设触发器的初始状态为0态。这时主触发器当CP=1时，由

35、于主触发器的J=0和K=0它的状态保持不变，当CP下跳时，由于主触发器的J=0和K=1，也保持原状态不变。如果初始状态为1，也保持原状态不变。（3）J=1，K=0设触发器的初始状态为0态，这时主触发器当CP=1时，由于主触发器的J=1和K=0故翻转为1态，当CP下跳时，由于从触发器的S=1和R=0，故也翻转为1态。如果初始状态为1态，主触发器由于S=0和R=0，当CP=1时保持原状态不变；从触发器由于S=1和R=0，当CP下跳时也保持1态不变。（4）J=0，K=1无论触发器原来处于什么状态，下一个状态一定是0态。请读者自行分析。由上述可知，主从型触发器在CP=1时，把输入信号暂时存储在主触发器

36、中，为从触发器的翻转或保持原状态做好准备；到CP下跳为0时，存储的信号起作用，或者触发从触发器使之翻转，或者使之保持原状态，此外，主从型触发器具有在CP从1下跳为0时翻转的特点，也就是具有时钟脉冲后沿触发的特点。后沿触发在图形符号中在CP输入端靠近方框处用一小圆圈表示，如图4.4.6(b)所示。四、D触发器表4.16D Qn+10011 图4.4.8是维持阻塞型D触发器的逻辑符号。它的输出与输入之间的关系见真值表4.16。它的逻辑功能是当D0时，在时钟脉冲CP上升沿到来后，输出端的状态将变成Qn+1=0；而当D1时则在C上升沿到来后，输出状态将变成Qn+1=1,可见，D触发器铁输出端状态仅决定

37、于C到达前D输入端的状态，而与触发器现态无关，即Qn+1=D当把D触发器的D输入端与输出端连接在一起时，就构成了计数器，见图4.4.9。但在其时钟输入端加计数脉冲时，它的作用就与JK触发器的计数功能相同，所不同的是它是由时钟脉冲的前沿触发。工作波形见图4.4.10。 图4.4.8 图4.4.9 图4.4.10数字逻辑电路的分析应用一、交通信号灯故障检测电路交通信号灯在正常情况下：红灯（R）亮停车；黄灯（Y）亮准备；绿灯（G）亮通行；正常时只有一个灯亮。如果灯全不亮或两个灯同时亮，都是故障。输入变量为1，表示灯亮；输入变量为0表示不亮。有故障时输出为1，正常时输出为0。由此，可列出逻辑状态表4.

38、17。表4.17信号灯故障的逻辑状态R YGF0 0000101001110010111011110010111由逻辑状态表写出故障时的逻辑式F=化简上式，得为了减少所用门数，将上式变换为 =由此可画出交通信号灯故障检查电路，如图4.4.11所示。发生故障时，晶体管导通，继电器KA通电，其触点闭合，故障指示灯亮。 图4.4.11二、两地控制一灯的电路图4.4.12是在A，B两地控制一个照明灯的电路。当Y1时，灯亮；反之则灭。图4.4.12两地控制一灯的电路由图4.4.12可写出逻辑式 由逻辑式可列出逻辑状态表4.18表4.18两地控制一灯的逻辑状态表开关输出照明灯ABY001101010110

39、灭亮亮灭图4.4.12中的逻辑图可用一片型双4输入“与非”门和一片CT74LS00型四2输入“与非”门组成图4.4.13所示的电路。 图4.4.13关于所用门的多余输入端的处理问题，对TTL“与非”门而言，多余输入端一般右以悬空。但为了避免低电平（小于0.8V）干扰信号的出现而影响输出端的状态，最好将多余输入端与接有输入信号的输入端联接，或者通过1k的电阻接到电源UCC上。三、故障报警电路图4.4.14是一故障报警电路。当工作正常时，输入端A，B，C，D均为“1”（表示温度或压力等参数均正常），则：（1）晶体管T1导通，电动机M转动；（2）晶体管T2截止， DL不响；（3）各路状态指示灯LAL

40、D全亮。如果系统中某路出现故障，例如A路，则A的状态从“1”变为“0”。这时：（1）T1截止，电动机停转；（2）T2导通，蜂鸣器发出报警声响；(3)LA熄灭，表示A路发生故障。 图4.4.14四、水位检测电路图4.4.15是用CMOS“与非”门组成的水位检测电路。当水箱无水时，检测杆上的铜箍AD与U端（电源正极）之间断开，“与非”门G1G4的输入端均为低电平，输出端均为高电平。调整3.3k电阻的阻值，使发光二极管于微导通状态，微亮度适中。图4.4.15水位检测电路当水箱注水时，先注到高度A，U与A之间通过水接通，这时G1的输入为高电平，输出为低电平，将发光二极管点亮。随着水位的升高，发光二极管

41、逐个依次点亮。当最后一个发光二极管点亮时，说明水已注满。这时G4输出为低电平，而使G5输出为高电平，晶体管T1和T2因而导通。T1导通，断开电动机的控制电路，电动机停止注水；T2导通，使蜂鸣器DL发出报警声响。与非门逻辑功能测试一实训目的1熟悉TTL与非门逻辑功能的测试方法。2学会用与非门组成其它门电路的方法。二内容和步骤1测试与非门逻辑功能图4.5.1 74LSOO 管脚图把74LSOO插在数字实验箱的集成电路插座上，逻辑开关接与非门输入端，与非门输出端接发光二极管（逻辑电平显示器）。图4.5.2 与非门逻辑功能测试电路图 检查电路、接通电源。 按表4.19要求，改变输入端1A、1B逻辑状态

42、，分别测出输出端逻辑电平和逻辑状态，填入表4.19中。表4.19输 入 端输 出 端1A1B电平（V）逻辑状态000110112利用与非门组成其它门电路自拟实验步骤和表格，测试其逻辑功能。 用与非门组成非门。 用与非门组成非门2输入与门。 用与非门组成非门2输入或门。 观察与非门对信号的控制作用。自拟实验步骤和表格，测试其逻辑功能。三报告要求1整理实验记录2根据观测结果，画出实验步骤3中A、Y各点的对应波形图。四思考题TTL与非门不用的输入端应如何处理？触发器逻辑功能测试一实训目的 1掌握触发器的逻辑功能。 2学习触发器功能的测试方法。二原理 触发器是能够存贮一位二进制数信号的基本逻辑单元电路

43、。根据逻辑功能的不同，可以把触发器分为基本RS触发器、D触发器、JK触发器T和T触发器等 。在实际工作中，集成触发器因其高速性能和使用灵活方便，不仅作为独立的集成器件而被大量使用，而且还是组成计数器、移位寄存器或其它时序逻辑电路的基本单元电路。 1D触发器： 74LS74是带置位和清零的双D型触发器，每个触发器都有一个单独清零“1”输入端并且有Q互补输出。数据输入端D的信息只在时钟脉冲的上升沿被传递到Q端输出。 2J-K触发器：74LS76是带有置位和清零的双JK触发器，每个触发器都有一个单独清零置“1”输入端，有Q互补输出。为下降沿触发型JK触发器。 3本实验所用集成电路的管脚排列图。 图4

44、.5.3 72LS74引脚图图4.5.4 74LS76引脚图三仪器和器材：自选四内容和步骤 1D触发器： 清零置位功能测试，按图4.5.3接线，将测试结果填入表4.20中。表4.20CPDQ11 逻辑功能测试，并将结果填入表4.21中。表4.21DCP110111 2JK触发器 清零置位功能测试，按图4.5.4接线，将测试结果填入表4.22中。表4.22CPJKQ11 逻辑功能测试，将测试结果填入表4.23中。表4.23JKCP11O0110111101111 五报告要求 1整理实验记录。 2分析总结。六思考题由实验分析74LS74D触发器是上升沿触发还是下降沿触发？74LS76JK触发器是上升沿触发还是下降沿触发？555电路的应用及仿真一实验目的 1熟悉555型集成时基电路结构、工作原理及其特点 2掌握555型集成时基电路的基本应用二实验原理 集成时基电路又称为集成定时器或555电路，是一种数字、模拟混合型的中规模集成电路，应用十分广泛。它是一种产生时间延迟和多种脉冲信号的电路，由于内部电压标准使用了三个5K电阻，故取名555电路。其电路类型有双极型和CMOS型两