微机原理及接口技术 周荷琴第5版 课件

1、第第2 2章章 微处理器微处理器结构结构教学重点n 最大、小模式下基本引脚和总线形成最大、小模式下基本引脚和总线形成n 最大、小模式下的总线时序最大、小模式下的总线时序回顾与补充n编程结构：是指从程序员和使用者的角度看编程结构：是指从程序员和使用者的角度看到的结构，亦可称为功能结构。到的结构，亦可称为功能结构。 n从功能上来看，从功能上来看，8086/8088CPU可分为两部可分为两部分，即总线接口部件分，即总线接口部件BIU（Bus Interface Unit）和执行部件）和执行部件EU（Execution Unit）。）。n指令的执行过程指令的执行过程 内部暂存器内部暂存器 IP ES

2、SS DS CS输入输入/输出输出控制电路控制电路外部总线外部总线执行部分执行部分控制电路控制电路1 2 3 4 5 6ALU标志寄存器标志寄存器 AH AL BH BLCH CL DH DL SP BP SI DI地址加法器地址加法器指令队列缓冲器指令队列缓冲器16位位20位位16位位8位位8086编程结构编程结构执行部件执行部件 （EU)总线接口部件总线接口部件 （BIU)通用通用寄存器寄存器变址变址寄存器寄存器 指针指针寄存器寄存器 段寄存器段寄存器8086的指令执行过程返回返回(1) 执行部件（EU）n功能功能：负责指令的执行。：负责指令的执行。n组成：包括组成：包括ALU(算术逻辑单

3、元算术逻辑单元)、通用通用寄存器组寄存器组和和标志寄存器标志寄存器等，主要进行等，主要进行8位及位及16位的各种运算。位的各种运算。 返回返回(2) 总线接口部件（BIU）n功能功能：负责与存储器及：负责与存储器及I/O接口之间的数据传送操接口之间的数据传送操作。作。具体来看，完成取指令送指令队列，配合执行具体来看，完成取指令送指令队列，配合执行部件的动作，从内存单元或部件的动作，从内存单元或I/O端口取操作数，或端口取操作数，或者将操作结果送内存单元或者者将操作结果送内存单元或者I/O端口。端口。n组成组成：它由：它由段寄存器（段寄存器（DS、CS、ES、SS）、16位指令指针寄存器位指令指

4、针寄存器IP（指向下一条要取出的指（指向下一条要取出的指令代码）、令代码）、20位地址加法器位地址加法器（用来产生（用来产生20位地位地址）和址）和6字节（字节（8088为为4字节）指令队列缓冲器字节）指令队列缓冲器组成组成。 返回返回通用寄存器n8086/8088有有4个个16位的位的通用寄存器（通用寄存器（AX、BX、CX、DX），可以存放），可以存放16位的操作数，也可分为位的操作数，也可分为8个个8位的寄存器（位的寄存器（AL、AH；BL、BH；CL、CH；DL、DH）来使用。其中）来使用。其中AX称称为累加器，为累加器，BX称为基址寄称为基址寄存器，存器，CX称为计数寄存器，称为计数

5、寄存器，DX称为数据寄存器，这些称为数据寄存器，这些寄存器在具体使用上有一寄存器在具体使用上有一定的差别定的差别 。内部寄存器主要用途寄存器寄存器用用 途途AXAX字乘法，字除法，字字乘法，字除法，字I/OI/OALAL字节乘，字节除，字字节乘，字节除，字节节I/OI/O，十进制算术，十进制算术运算运算AHAH字节乘，字节除字节乘，字节除BXBX转移转移CXCX串操作，循环次数串操作，循环次数CLCL变量移位，循环控制变量移位，循环控制DXDX字节乘，字节除，间字节乘，字节除，间接接I/OI/O返回返回指针寄存器指针寄存器 n系统中有两个系统中有两个16位的指针寄存器位的指针寄存器SP和和BP

6、，其中其中SP是堆栈指针寄存器是堆栈指针寄存器，由它和堆栈段寄由它和堆栈段寄存器存器SS一起来确定堆栈在内存中的位置；一起来确定堆栈在内存中的位置； BP是基数指针寄存器，是基数指针寄存器，通常用于存放基地址。通常用于存放基地址。 返回返回变址寄存器变址寄存器 n系统中有两个系统中有两个16位的变址寄存器位的变址寄存器SI和和DI，其，其中中SI是源变址寄存器是源变址寄存器，DI是目的变址寄存器，是目的变址寄存器，都用于指令的变址寻址方式。都用于指令的变址寻址方式。 返回返回控制寄存器控制寄存器 nIP、标志寄存器是系统中的两个、标志寄存器是系统中的两个16位控制寄位控制寄存器，其中存器，其中

7、IP是指令指针寄存器是指令指针寄存器，用来控制，用来控制CPU的指令执行顺序，它和代码段寄存器的指令执行顺序，它和代码段寄存器CS一起可以确定当前所要取的指令的内存地址。一起可以确定当前所要取的指令的内存地址。顺序执行程序时，顺序执行程序时，CPU每取一个指令字节，每取一个指令字节，IP自动加自动加1，指向下一个要读取的字节；当，指向下一个要读取的字节；当IP单独改变时，会发生段内的程序转移；当单独改变时，会发生段内的程序转移；当CS和和IP同时改变时，会产生段间的程序转移。同时改变时，会产生段间的程序转移。返回返回段寄存器段寄存器 n系统中共有系统中共有4个个16位段寄存器位段寄存器，即代码

8、段寄，即代码段寄存器存器CS、数据段寄存器、数据段寄存器DS、堆栈段寄存器、堆栈段寄存器SS和附加段寄存器和附加段寄存器ES。这些段寄存器的内容这些段寄存器的内容与有效的地址偏移量一起，可确定内存的物与有效的地址偏移量一起，可确定内存的物理地址。通常理地址。通常CS划定并控制程序区划定并控制程序区，DS和和ES控制数据区控制数据区，SS控制堆栈区控制堆栈区。返回返回处理器状态字PSWn8086/8088内部标志寄存器的内容，又称为处理内部标志寄存器的内容，又称为处理器状态字器状态字PSW。其中共有。其中共有9个标志位，可分成两类：个标志位，可分成两类：一类为状态标志一类为状态标志，一类为控制标

9、志一类为控制标志。n状态标志表示前一步操作（如加、减等）执行以后，状态标志表示前一步操作（如加、减等）执行以后，ALU所处的状态，后续操作可以根据这些状态标志所处的状态，后续操作可以根据这些状态标志进行判断，实现转移进行判断，实现转移；n控制标志则可以通过指令人为设置，用以对某一种控制标志则可以通过指令人为设置，用以对某一种特定的功能起控制作用特定的功能起控制作用（如中断屏蔽等），反映了（如中断屏蔽等），反映了人们对微机系统工作方式的可控制性。人们对微机系统工作方式的可控制性。 PSW续返回返回8086的总线周期的概念4 4个时钟周期，个时钟周期， nT1T1状态：状态：CPUCPU往总线发地

10、址往总线发地址nT2T2状态：状态：CPUCPU撤销低撤销低1616位地址，高位地址，高4 4位做反映状态信息位做反映状态信息nT3T3状态：传送数据状态：传送数据nTwTw状态状态nT4T4状态：总线周期结束状态：总线周期结束为了取得指令或传送数据，就需要CPU的总线接口部件执行一个总线周期。在8086中一个基本的总线周期由4个时钟周期组成。典型的典型的80868086总线周期序列总线周期序列2.1.1 8086的两种组态模式n两种组态构成两种不同规模的应用系统两种组态构成两种不同规模的应用系统n最小模式最小模式n构成小规模的应用系统构成小规模的应用系统n8086本身提供所有的系统总线信号本

11、身提供所有的系统总线信号n最大模式最大模式n构成较大规模的应用系统，例如可以接入数值协构成较大规模的应用系统，例如可以接入数值协处理器处理器8087和输入和输入/输出协处理器输出协处理器8089n8086和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号2.1 8086的引脚信号和总线形成n外部特性表现在其引脚信号上，学习外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：时请特别关注以下几个方面： 引脚的功能引脚的功能 信号的流向信号的流向 有效电平有效电平 三态能力三态能力指引脚信号的定义、指引脚信号的定义、作用；通常采用英文作用；通常采用英文单词或其缩写表示单

12、词或其缩写表示信号从芯片向外输出，信号从芯片向外输出，还是从外部输入芯片，还是从外部输入芯片，或者是双向的或者是双向的起作用的逻辑电平起作用的逻辑电平高、低电平有效高、低电平有效上升、下降边沿有效上升、下降边沿有效输出正常的低电平、高输出正常的低电平、高电平外，还可以输出高电平外，还可以输出高阻的第三态阻的第三态8086的引脚图2.1.1 8086的两种组态模式（续）n两种组态利用两种组态利用MN/MX引脚区别引脚区别nMN/MX接高电平为最小组态模式接高电平为最小组态模式nMN/MX接低电平为最大组态模式接低电平为最大组态模式n两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别nI

13、BM PC/XT采用最大组态采用最大组态n本书以最小组态展开基本原理本书以最小组态展开基本原理通常在信号名称加通常在信号名称加上划线（如：上划线（如：MX）或星号（如：）或星号（如：MX*）表示低电平有效表示低电平有效2.1.2 最小组态的引脚信号n数据和地址引脚数据和地址引脚n读写控制引脚读写控制引脚n中断请求和响应引脚中断请求和响应引脚n总线请求和响应引脚总线请求和响应引脚n其它引脚其它引脚1. 数据和地址引脚AD15AD0（Address/Data）n地址地址/数据数据分时复用引脚，双向、三态分时复用引脚，双向、三态n在访问存储器或外设的总线操作周期中，在访问存储器或外设的总线操作周期中

14、，这些引脚在第一个时钟周期输出存储器或这些引脚在第一个时钟周期输出存储器或I/O端口的低端口的低8位地址位地址A7A0n其他时间用于传送其他时间用于传送8位数据位数据D7D0 1. 数据和地址引脚（续1）A15A8（Address）8086 n中间中间8位位地址引脚地址引脚，输出、三态，输出、三态（高电平、低电平、（高电平、低电平、高阻状态）高阻状态）n这些引脚在访问存储器或外设时，提供全这些引脚在访问存储器或外设时，提供全部部20位地址中的中间位地址中的中间8位地址位地址A15A81. 数据和地址引脚（续2）A19/S6A16/S3（Address/Status）n地址地址/状态状态分时复用

15、引脚，输出、三态分时复用引脚，输出、三态n这些引脚在访问存储器的第一个时钟周期这些引脚在访问存储器的第一个时钟周期输出高输出高4位地址位地址A19A16n在访问外设的第一个时钟周期全部输出低在访问外设的第一个时钟周期全部输出低电平无效电平无效n其他时间输出状态信号其他时间输出状态信号S6S31. 数据和地址引脚（续3）S6为为0表示表示8086当前与总线相连，故在当前与总线相连，故在T1-T4，S6始终为始终为0.S5表明中断允许标志的设置，为表明中断允许标志的设置，为1表示可屏蔽表示可屏蔽中断请求，为中断请求，为0表示禁止中断请求。表示禁止中断请求。S3和和S4的四种组合分别选择的四种组合分

16、别选择ES,SS,CS,DS。1. 数据和地址引脚（续3）S4 S3段寄存器段寄存器S6保持保持0,表明表明8086当前连在总线上。当前连在总线上。 S5表示反映中断允许标志的状态。表示反映中断允许标志的状态。IF=1， S5=1。 S4S3=10另一情况为不使用任何寄存另一情况为不使用任何寄存器，正在对器，正在对I/O端口或中断向量寻址。端口或中断向量寻址。00ES01SS10CS11DS1. 数据和地址引脚（续3）BHE/S7 高高8位数据总线允许位数据总线允许/状态复用引脚，输出。状态复用引脚，输出。 在在T1状态输出状态输出BHE信号，表示高位地址信号，表示高位地址/数据线数据线AD1

17、5-AD8有效，在其他状态输出状态信号有效，在其他状态输出状态信号S7。 数据和地址引脚BHEAD0总线使用情况总线使用情况0016位字传送位字传送01高高8位字节传送位字节传送10低低8位字节传送位字节传送11无效无效BHE与与AD0线配合表示当前总线使用情况线配合表示当前总线使用情况1. 数据和地址引脚NMI 非屏蔽中断引脚非屏蔽中断引脚, 输入输入 NMI不受不受IF的影响，也不能用软件进行屏蔽。的影响，也不能用软件进行屏蔽。INTR 中断响应信号，输入，高电平有效。触发方式：电平或边沿触发外设请求中断INTR=1，则IF=0CPU不响应IF=1CPU执行完当前指令响应中断。 INTA

18、中断响应信号，输出，低电平有效CPU响应，则进入中断响应周期，发二个INTA负脉冲。第一个INTA：通知外设CPU已响应其请求第二个INTA：外设把中断类型号放到总线上。2. 读写控制引脚WR（Write） n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在写出数据给存储器正在写出数据给存储器或或I/O端口端口RD（Read）n读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在从存储器或正在从存储器或I/O端端口读入数据口读入数据 2. 读写控制引脚READY n存储器或存储器或I/O口就绪口就绪，输

19、入、高电平有效，输入、高电平有效n在总线操作周期中，在总线操作周期中，8086 CPU会在第会在第3个时钟个时钟周期的前沿测试该引脚周期的前沿测试该引脚n如果测到高有效，如果测到高有效，CPU直接进入第直接进入第4个时钟周期个时钟周期n如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期TwnCPU在等待周期中仍然要监测在等待周期中仍然要监测READY信号，有信号，有效则进入第效则进入第4个时钟周期，否则继续插入等待周个时钟周期，否则继续插入等待周期期Tw。 其它引脚CLK（Clock） n时钟输入时钟输入n系统通过该引脚给系统通过该引脚给CPU提供内部定时信号。提供内部定时信号。8

20、086的标准工作时钟为的标准工作时钟为10MHznIBM PC/XT机的机的8086采用了采用了4.77MHz的时的时钟，其周期约为钟，其周期约为210ns 复位、时钟引脚信号RESET (reset)复位信号，输入复位信号，输入 8086复位信号至少维持复位信号至少维持4个时钟周期的高电平有效，个时钟周期的高电平有效，复位后复位后CPU结束当前操作，对标志寄存器，结束当前操作，对标志寄存器，IP,DS,SS,ES,及指令队列清零，将及指令队列清零，将CS设置为设置为FFFFH，当复位信号变为低电平时，当复位信号变为低电平时，CPU从从FFFF0H开始执行。开始执行。其它引脚（续3）TESTn

21、测试测试，输入、低电平有效，输入、低电平有效n该引脚与该引脚与WAIT指令配合使用指令配合使用n当当CPU执行执行WAIT指令时，他将在每个时钟周期指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行继续测试；如果有效，则程序恢复运行n也就是说，也就是说，WAIT指令使指令使CPU产生等待，直到引产生等待，直到引脚有效为止脚有效为止n在使用协处理器在使用协处理器8087时，通过引脚和时，通过引脚和WAIT指令，指令，可使可使8086与与8087的操作保持同步的操作保持同步 最小模式引脚信号INTA 中断响应

22、信号，输出信号中断响应信号，输出信号 用来对外设的中断请求作出响应，此信号位于连用来对外设的中断请求作出响应，此信号位于连续两个总线周期中的两个负脉冲。第一个负脉冲通续两个总线周期中的两个负脉冲。第一个负脉冲通知外设接口，他发出的中断请求已经得到允许，外知外设接口，他发出的中断请求已经得到允许，外设接口收到第二个负脉冲后，往数据总线上放中断设接口收到第二个负脉冲后，往数据总线上放中断类型码，使类型码，使CPU得到有关此中断具体信息。得到有关此中断具体信息。最小模式引脚信号ALE（Address Latch Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效

23、nALE引脚高有效时，表示复用引脚：引脚高有效时，表示复用引脚：AD7AD0和和A19/S6A16/S3正在传送地正在传送地址信息址信息n由于地址信息在这些复用引脚上出现的时由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用间很短暂，所以系统可以利用ALE引脚将引脚将地址锁存起来地址锁存起来最小模式引脚信号DEN（Data Enable） n数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示当前数据总线上正在传送数据，有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动可利用他来控制对数据总线的驱动 DT/R（Data Transmit

24、/Receive）n数据发送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电平时数据输入CPU（接收）（接收） 最小模式引脚信号M/IO（Input and Output/Memory） nI/O或存储器访问或存储器访问，输出、三态，输出、三态n该引脚输出高电平时，表示该引脚输出高电平时，表示CPU将访问将访问I/O端口，这时地址总线端口，这时地址总线A15A0提供提供16位位I/O口地址口地址n该引脚输出低电平时，表示该引脚输出低电平时，表示CPU将访问存

25、将访问存储器，这时地址总线储器，这时地址总线A19A0提供提供20位存位存储器地址储器地址 最小模式引脚信号WR 写信号，输出信号。写信号，输出信号。 当此信号有效时，表示当此信号有效时，表示CPU当前正在进行存当前正在进行存储器或储器或IO写操作，具体到底为哪种写操作，写操作，具体到底为哪种写操作，则由则由M/IO信号决定。信号决定。4. 总线请求和响应引脚HOLDn总线保持总线保持（即（即总线请求总线请求），输入、高电平有效），输入、高电平有效n有效时，表示总线请求设备向有效时，表示总线请求设备向CPU申请占有总线申请占有总线n该信号从有效回到无效时，表示总线请求设备对总该信号从有效回到无

26、效时，表示总线请求设备对总线的使用已经结束，通知线的使用已经结束，通知CPU收回对总线的控制权收回对总线的控制权 DMA控制器等主控设备通过控制器等主控设备通过HOLD申请申请占用系统总线（通常由占用系统总线（通常由CPU控制）控制）4. 总线请求和响应引脚（续1）HLDA（HOLD Acknowledge）n总线保持响应总线保持响应（即（即总线响应总线响应），输出、高电平），输出、高电平有效有效n有效时，表示有效时，表示CPU已响应总线请求并已将总线已响应总线请求并已将总线释放释放n此时此时CPU的的地址总线地址总线、数据总线数据总线及及具有三态输具有三态输出能力的控制总线出能力的控制总线将

27、全面呈现高阻，使总线请将全面呈现高阻，使总线请求设备可以顺利接管总线求设备可以顺利接管总线n待到总线请求信号待到总线请求信号HOLD无效，总线响应信号无效，总线响应信号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权 最小模式引脚信号MN/MX端接端接+5V 一个一个8284A时钟发生器时钟发生器 三片三片8282或或74LS373或或74LS273作为地址锁存作为地址锁存器器存储器和外设较多时，存储器和外设较多时，要增加数据总线驱动能要增加数据总线驱动能力，需要力，需要2片片8286/8287或或74LS245作为总作为总线收发器线收发器最小模式引脚信号最小系统中，

28、信号M/IO，RD，WR组合起来决定了系统中数据传输的方式，具体如下表所示。8284A8284A和和80868086的连接的连接8284A输出输出的时钟频率的时钟频率均为振荡源均为振荡源频率的频率的1/3。脉冲发生器脉冲发生器作为振荡源作为振荡源晶体振荡器作晶体振荡器作为振荡源为振荡源最大模式 QS1 QS1、QS0 QS0 指令队列状态信号，输出信号指令队列状态信号，输出信号 此两个信号的组合提供前一个时钟周期中指此两个信号的组合提供前一个时钟周期中指令队列的状态，为令队列的状态，为80868086对内部指令队列的跟对内部指令队列的跟踪提供帮助。踪提供帮助。最大模式S2S2、S1S1、S0S

29、0总线周期状态信号，输出总线周期状态信号，输出 这些信号的组合指出当前总线周期中进行这些信号的组合指出当前总线周期中进行的数据传输类型。的数据传输类型。82888288利用这些信号产生对利用这些信号产生对存储器和存储器和I/OI/O接口的控制信号。接口的控制信号。S2S2可以看成是区分内存传输和可以看成是区分内存传输和I/OI/O传输的标志。传输的标志。S1S1可以看成是区分输入操作和输出的标志。可以看成是区分输入操作和输出的标志。 最大模式最大模式LOCK 总线封锁信号，输出。总线封锁信号，输出。 当此信号有效时，系统中其他总线主部件当此信号有效时，系统中其他总线主部件不能占有总线。不能占有

30、总线。RQ/GT1，RQ/GT0 总线请求信号，输入；总线请求信号，输入；总线授权信号，输出。总线授权信号，输出。 此两个信号可供此两个信号可供CPU以外的两个模块用来发以外的两个模块用来发出使用总线的请求信号和接收出使用总线的请求信号和接收CPU对总线的对总线的授权信号。都是双向信号。授权信号。都是双向信号。三、 8088的引脚与8086的不同之处* 8088的指令队列长度为4个字节，队列中出现1个空闲字节时，BIU自动访问存储器取指补充指令队列；*8088的地址/数据复用线为8条，即AD7AD0，访问1个字需两个读写周期；* 8088 中的存储器/IO控制线为 IO /M ，与8086相反

31、；* 8086的引脚BHE/S7在8088中为SS0 ，与DT/ R、IO/M一起决定最小模式中的总线周期操作。8086的操作和时序 系统的复位和启动操作；系统的复位和启动操作； 暂停操作；暂停操作； 总线操作；总线操作； 中断操作；中断操作； 最小模式下的总线保持；最小模式下的总线保持； 最大模式下的总线请求最大模式下的总线请求/允许。允许。系统的复位和启动操作nCS=FFFFHCS=FFFFHnIPIP0000H0000H复位操作的时序。复位操作的时序。总线读操作总线读操作写操作时序写操作时序补充：三态门和D触发器n三态门和以三态门和以D触发器形成的锁存器是微机触发器形成的锁存器是微机接口

32、电路中最常使用的两类逻辑电路接口电路中最常使用的两类逻辑电路n三态门：功率放大、导通开关三态门：功率放大、导通开关n器件共用总线时，一般使用三态电路：器件共用总线时，一般使用三态电路：n需要使用总线的时候打开三态门；需要使用总线的时候打开三态门；n不使用的时候关闭三态门，使之处于高阻不使用的时候关闭三态门，使之处于高阻nD触发器：信号保持，也可用作导通开关触发器：信号保持，也可用作导通开关三态锁存三态缓冲器（三态门）具有单向导通和三态的特性具有单向导通和三态的特性T为低平时：为低平时：输出为高阻抗（三态）输出为高阻抗（三态）T为高电平时：为高电平时：输出为输入的反相输出为输入的反相TAF表示反

33、相或低电平有效表示反相或低电平有效TAFTAFTAF74LS244双双4位单向缓冲器位单向缓冲器 分成分成4位的两组位的两组 每组的控制端连接每组的控制端连接在一起在一起 控制端低电平有效控制端低电平有效 输出与输入同相输出与输入同相每一位都是一个三态门，每一位都是一个三态门，每每4个三态门的控制端连接在一起个三态门的控制端连接在一起双向三态缓冲器具有双向导通和三态的特性具有双向导通和三态的特性ABTOE*OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通Intel 82868位双向缓冲器位双向缓冲器 控制端连接在一起，控制端连接在一起， 低电平有效低电平有效 可以双向导通可

34、以双向导通 输出与输入同相输出与输入同相OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控制端74LS2458位双向缓冲器位双向缓冲器 控制端连接在一起，控制端连接在一起， 低电平有效低电平有效 可以双向导通可以双向导通 输出与输入同相输出与输入同相E*0，导通，导通 DIR1 AB DIR0 ABE*1，不导通，不导通74LS245与与Intel 8286功能一样功能一样D触发器D QC Q电平锁存电平锁存D QC Q上升沿锁存上升沿锁存电平锁存：电平锁存：高电平通过，低电平锁存高电平通过

35、，低电平锁存上升沿锁存：上升沿锁存：通常用负脉冲触发锁存通常用负脉冲触发锁存负脉冲的上升沿负脉冲的上升沿D QC QSR带有异步置位清零的带有异步置位清零的电平控制的锁存器电平控制的锁存器74LS273具有异步清零的具有异步清零的TTL上升沿锁存器上升沿锁存器每一位都是一个每一位都是一个D触发器，触发器，8个个D触发器的控制端连接在一起触发器的控制端连接在一起三态缓冲锁存器（三态锁存器）三态缓冲锁存器（三态锁存器）TA D Q CB锁存环节锁存环节缓冲环节缓冲环节Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE* 输出允许引脚输出允

36、许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起74LS373具有三态输出的具有三态输出的TTL电平锁存器电平锁存器LE 电平锁存引脚电平锁存引脚OE* 输出允许引脚输出允许引脚74LS373与与Intel 8282功能一样功能一样2.1.3 最小模式的总线形成AD7AD0A15A8A19/S6A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE

37、*OE*（1） 20位地址总线的形成n采用采用3个个8282进行锁存和驱动进行锁存和驱动nIntel 8282是是三态透明锁存器，类似有三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片和通用数字集成电路芯片373n三态输出：三态输出：n输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据输出；n无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态n透明：锁存器的输出能够跟随输入变化透明：锁存器的输出能够跟随输入变化 （2） 8位数据总线的形成n采用数据收发器采用数据收发器8286进行双向驱动进行双向驱动 nIntel 8286是是8位三态双向缓冲器，类

38、似位三态双向缓冲器，类似功能的器件还有功能的器件还有Intel 8287、通用数字集、通用数字集成电路成电路245等等n另外，接口电路中也经常使用三态单向缓另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路冲器，例如通用数字集成电路244就是一就是一个常用的双个常用的双4位三态单向缓冲器位三态单向缓冲器（3） 系统控制信号的形成n由由8086引脚直接提供引脚直接提供n因为基本的控制信号因为基本的控制信号8086引脚中都含有引脚中都含有n例如：例如：IO/M*、WR*、RD*等等n其它信号的情况看详图其它信号的情况看详图2.1.4 最大组态的引脚定义n8086的数据的数据/地址等引脚

39、在最大组态与最小组态地址等引脚在最大组态与最小组态时相同时相同n有些控制信号不相同，主要是用于输出操作编码有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器信号，由总线控制器8288译码产生系统控制信号：译码产生系统控制信号：nS2*、S1*、S0*3个状态信号个状态信号nLOCK*总线封锁信号总线封锁信号nQS1、QS0指令队列状态信号指令队列状态信号nRQ*/GT0*、RQ*/GT1*2个总线请求个总线请求/同意信号同意信号2.1.5 最大组态的总线形成系统总线信号系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN*AEN*CENA19A1

40、2A11A8A7A0D7D0AD7AD0A11A8A19/S6A16/S3A15A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*S0*S2*S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA* 系统地址总线系统地址总线采用三态透明锁存器采用三态透明锁存器74LS373和三态单向缓冲和三态单向缓冲器器74LS244 系统数据总线系统数据总线通过三态双向缓冲器通过三态双向缓冲器74LS245形成和驱动形成和驱动 系统控制总线系统控制总线主要由总线控制器主要由总线控制器8288形成形成MEMR*

41、、MEMW*、IOR*、IOW*、INTA*2.2 8086的总线时序n时序（时序（Timing）是指信号高低电平）是指信号高低电平(有效有效或无效或无效)变化及相互间的时间顺序关系。变化及相互间的时间顺序关系。n总线时序描述总线时序描述CPU引脚如何实现总线操作引脚如何实现总线操作nCPU时序决定系统各部件间的同步和定时时序决定系统各部件间的同步和定时什么是什么是总线操作总线操作？2.2 8086的总线时序（续1）n总线操作是指总线操作是指CPU通过总线对外的各种操作通过总线对外的各种操作n8086的总线操作主要有：的总线操作主要有：n存储器读、存储器读、I/O读操作读操作n存储器写、存储器

42、写、I/O写操作写操作n中断响应操作中断响应操作n总线请求及响应操作总线请求及响应操作nCPU正在进行内部操作、并不进行实际对外操作的正在进行内部操作、并不进行实际对外操作的空闲状态空闲状态Tin描述总线操作的微处理器时序有三级：描述总线操作的微处理器时序有三级：n指令周期指令周期 总线周期总线周期 时钟周期时钟周期什么是什么是指令、总线和时钟周期指令、总线和时钟周期？2.2 8086的总线时序（续2）n指令周期是指一条指令经取指、译码、读写操作数到指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期执行完成的过程。若干总线周期组成一个指令周期n总线周期是

43、指总线周期是指CPU通过总线操作与外部（存储器或通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程端口）进行一次数据交换的过程n8086的基本总线周期需要的基本总线周期需要4个时钟周期个时钟周期n4个时钟周期编号为个时钟周期编号为T1、T2、T3和和T4n总线周期中的时钟周期也被称作总线周期中的时钟周期也被称作“T状态状态” n时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数n当需要延长总线周期时需要插入等待状态当需要延长总线周期时需要插入等待状态Tw何时有何时有总线周期总线周期？演示2.2 8086的总线时序（续3）n任何指令的取指阶段都需要存储器读总线周

44、期，读任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码取的内容是指令代码n任何一条以存储单元为源操作数的指令都将引起任何一条以存储单元为源操作数的指令都将引起存存储器读总线周期储器读总线周期，任何一条以存储单元为目的操作，任何一条以存储单元为目的操作数的指令都将引起数的指令都将引起存储器写总线周期存储器写总线周期n只有执行只有执行IN指令才出现指令才出现I/O读总线周期读总线周期，执行，执行OUT指令才出现指令才出现I/O写总线周期写总线周期nCPU响应可屏蔽中断时生成响应可屏蔽中断时生成中断响应总线周期中断响应总线周期如何实现如何实现同步同步？2.2 8086的总线时序（续4）

45、n总线操作中如何实现时序同步是关键总线操作中如何实现时序同步是关键nCPU总线周期采用总线周期采用同步时序同步时序：n各部件都以系统时钟信号为基准各部件都以系统时钟信号为基准n当相互不能配合时，快速部件（当相互不能配合时，快速部件（CPU）插入）插入等待状态等待慢速部件（等待状态等待慢速部件（I/O和存储器）和存储器）nCPU与外设接口常采用与外设接口常采用异步时序异步时序，它们，它们通过应答联络信号实现同步操作通过应答联络信号实现同步操作2.2.1 最小组态的总线时序本节展开微处理器最基本的本节展开微处理器最基本的4种总线周期种总线周期存储器读总线周期存储器读总线周期存储器写总线周期存储器写

46、总线周期I/O读总线周期读总线周期I/O写总线周期写总线周期存储器写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据A19A16S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完

47、成数据传送I/O写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据0000S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出16位位I/O地址地址A15A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送存储器读总线周期T4T3T2T1ALECLKA19/S6

48、A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据A19A16S6S3READY（高电平）（高电平）IO/M*RD*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送演示I/O读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A1

49、5A8A7A0输入数据输入数据S6S3READY（高电平）（高电平）IO/M*RD*0000T1状态状态输出输出16位位I/O地址地址A15A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送插入等待状态Twn同步时序通过插入等待状态，来使速度同步时序通过插入等待状态，来使速度差别较大的两部分保持同步差别较大的两部分保持同步n在在读写总线周期

50、中，判断是否插入读写总线周期中，判断是否插入Tw1. 1. 在在T3T3的前沿检测的前沿检测READYREADY引脚是否有效引脚是否有效2. 2. 如果如果READYREADY无效，在无效，在T3T3和和T4T4之间插入一个之间插入一个等效于等效于T3T3的的Tw Tw ，转，转1 13. 3. 如果如果READYREADY有效，执行完该有效，执行完该T T状态，进入状态，进入T4T4状态状态演示2.2.2 最大组态的写总线时序111110T4T3T2T1A15A8A19A16S6S3由由8288产生产生ALES2*S0*CLKA19/S6A16/S3A15A8DEN写命令写命令AD7AD0A

51、7A0输出数据输出数据DT/R*AMWTC*MWTC*2.2.2 最大组态的读总线时序111101A15A8A19A16S6S3ALES2*S0*CLKA19/S6A16/S3A15A8DEN由由8288产生产生输入数输入数据据A7A0AD7AD0T4T3T2T1DT/R*MRDC*2.3操作模式 n80386以上的微处理器都有三种工作方式：以上的微处理器都有三种工作方式：1.实地址模式实地址模式2.保护模式保护模式3.虚拟虚拟8086模式模式实模式 n在处理器加电和复位的时候最先进入的就是在处理器加电和复位的时候最先进入的就是实模式实模式n实地址模式采用分段存储方式，每段实地址模式采用分段存储方式，每段64K，物理地址由逻辑地址直接构成物理地址由逻辑地址直接构成n存储空间的最低的存储空间的最低的1KB存放了系统的中断向存放了系统的中断向量表地址为量表地址为00000H003FFH，其中存放，其中存放了了256个中断向量的中断服务程序的入口地个中断向量的中断服务程