集成锁相环频率合成器KCh

1、1 无锡职业技术学院内部资料集成锁相环频率合成器集成锁相环频率合成器2 1. MC145152简介简介（1）内部框图）内部框图双模前置分频器外接 MC RfNf 0DA 参 考振 荡 器R分频器(12位)模式控制逻 辑N计数器(10位)A计数器(6位)输入保护缓 冲鉴相器PD 8字节ROM(12位) 0R1R11R0RA1RA2RA 锁相检测器DDVSSVfINIOSCOOSC01PDLD02PDABCOSfAf1DA5DA0DN1DN9DNMC145152内部组成框图内部组成框图及外部引脚排列图如图所及外部引脚排列图如图所示，它属于并行码输入锁示，它属于并行码输入锁相环频率合成器，而串行相环

2、频率合成器，而串行码输入锁相环频率合成器码输入锁相环频率合成器有有MC145156等。这里主等。这里主要介绍要介绍MC145152。3 MC0DA0RA1RA2RADDVSSVfINIOSCOOSC01PDMC14515202PD1DA5DA0DN1DN9DNLD3DA4DA2DA8DN7DN6DN5DN4DN3DN2DN28 27 26 25 24 23 22 21 20 19 18 17 16 1512 3 45 6 78910 11 12 13 14外部引脚排列图（2） MC145152各管脚功能：各管脚功能：ININf f：信号输：信号输入。在应用时，入。在应用时，一般来自前置一般来自

3、前置分频器输出或分频器输出或压控振荡器输压控振荡器输出。出。RARA0 0、RARA1 1和和RARA2 2：参考分频器分参考分频器分频比选择地址频比选择地址输入。用以控输入。用以控制制R R计数器的计数器的分频比和分频比和f fR R。PDPD0101、PDPD0202和和LDLD：R R、N N计数器输计数器输出相位比较信出相位比较信号与锁相状态号与锁相状态检测信号，它检测信号，它们反映锁相情们反映锁相情况，通常经低况，通常经低通滤波器去控通滤波器去控制制VCOVCODNDN0 0DNDN9 9：控制：控制N N计数器分频计数器分频比的输入并行比的输入并行码。码。MCMC：双模控制：双模控

4、制信号输出，一信号输出，一般接入到双模般接入到双模前置分频器的前置分频器的控制输入端控制输入端DADA0 0DADA5 5：控制：控制A A计数器分频计数器分频比的输入并行比的输入并行码码OSCOSCI I、OSCOSCO O：振荡或时钟信振荡或时钟信号输入、输出号输入、输出端，通常作为端，通常作为外接晶体端外接晶体端V VDDDD、V VSSSS：正：正电源与负电源，电源与负电源，通常通常V VSSSS接地接地4 2.MC145152的基本工作原理的基本工作原理 如图，在如图，在OSCI和和OSCO两端两端接一定频率的接一定频率的晶体晶体和适当的和适当的电电容容（或由（或由OSCI加入参考信

5、号）加入参考信号），它们由芯片内的倒相器、电，它们由芯片内的倒相器、电阻构成振荡电路，产生参考信阻构成振荡电路，产生参考信号号fOS，输出到参考分频器。参，输出到参考分频器。参考分频器的分频比控制输入码考分频器的分频比控制输入码RA0、RA1和和RA2与分频比与分频比R之之间的关系如表所示。间的关系如表所示。 MC RfNf 0DA 参 考振 荡 器R分频器(12位)模式控制逻 辑N计数器(10位)A计数器(6位)输入保护缓 冲鉴相器PD 8字节ROM(12位) 0R1R11R0RA1RA2RA 锁相检测器DDVSSVfINIOSCOOSC01PDLD02PDABCOSfAf1DA5DA0DN

6、1DN9DN5 输入输入 码码RA2 RA1 RA0分分 频频 比比R=fOS/fR0 0 080 0 1640 1 01280 1 12561 0 05121 0 110241 1 011601 1 12048表表 RARA0 0、RARA1 1和和RARA2 2与分频比与分频比R R之间的关系之间的关系 MC RfNf 0DA 参 考振 荡 器R分频器(12位)模式控制逻 辑N计数器(10位)A计数器(6位)输入保护缓 冲鉴相器PD 8字节ROM(12位) 0R1R11R0RA1RA2RA 锁相检测器DDVSSVfINIOSCOOSC01PDLD02PDABCOSfAf1DA5DA0DN1

7、DN9DN6 MC RfNf 0DA 参 考振 荡 器R分频器(12位)模式控制逻 辑N计数器(10位)A计数器(6位)输入保护缓 冲鉴相器PD 8字节ROM(12位) 0R1R11R0RA1RA2RA 锁相检测器DDVSSVfINIOSCOOSC01PDLD02PDABCOSfAf1DA5DA0DN1DN9DN 来自压控振荡器和双模前置分来自压控振荡器和双模前置分频器的频器的输入信号输入信号（INf）同时加）同时加到到A和和N计数器进行计数分频。计数器进行计数分频。输入并行码输入并行码（DA0DA5）、）、 （DN0DN9）通过缓冲电路分）通过缓冲电路分别控制该两计数器的分频比，别控制该两计数器的分频比，由于分频比由于分频比NA，因而，因而A计数计数器先计满，输出脉冲（器先计满，输出脉冲（C）使双）使双模控制逻辑从模控制逻辑从MC=0变为变