基于verilog的数字秒表的设计实现

1、精选优质文档-倾情为你奉上基于verilog的数字秒表的设计实现专心-专注-专业 数字秒表的设计实现 团队成员：董婷 詹磊 胡鹏 一、测试要求 1. 有源晶振频率：24MHZ 2. 测试计时范围：0000”00 5959”99，显示的最长时间为59分59 秒 3. 数字秒表的计时精度是10ms 4. 显示工作方式：a、用八位数码管显示读数 b、用两个按钮开关（一个按钮使秒表复位，另 一个按钮控制秒表的启动/暂停）二、设计要求 1. 设计出符合设计要求的解决方案 2. 利用软件对各单元电路及整体电路进行仿真 3. 在开发板上实现设计 5. 撰写设计报告三、秒表功能键 1、power：秒表电源键

2、2、Reset：秒表复位清零键 3、run/stop：秒表启动/停止键四、实验原理 1 .实验设计原理 （1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 （2）秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示-。8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。 （3）可定义一个2

3、4位二进制的寄存器hour用于存放8个计数器的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端clk，百分之一秒模块为100进制的计数器，当计数到“1001”时，百分之一秒模块清零，同时十分之一秒模块加1；十分之一秒模块也为100进制的计数器，当计数到“1001”时，十分之一秒模块清零，同时秒模块加1；以此类推。直到分模块计数到59进59。（4）为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换

4、标志，key-inner0出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器启动，1时计数器暂停，当key-flag为1同时key-inner1为9时，计数器清零。（5）定义18位寄存器count用于存放分频和扫描用的计数值。24MHZ的时钟信号分频，得到100HZ的时钟信号，而计数器已24MHZ的时钟信号218分频扫描8个七段译码器。 2. 实验设计方案 利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用Verilog语言实现。这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点，本设计采用依次进行消抖

5、、分频、数码管动态扫描、显示（译码）和计数流水线的设计方法。 3. 实验原理框图 秒表原理框图24Mhz100hz计数 分频Reg1:0 显示扫描五、软件设计与仿真1、秒表计数单位与对应输出信号hour3:0百分之一秒hour7:4十分之一秒hour11:8秒Hour15:12十秒Hour19:16分hour23:20十分2、秒表总程序：module dapeng(clk_24M,dig,seg,ena,key);input1:0key;input clk_24M;/输入频率为24MHZ的时钟output2:0dig;/数码管位选output7:0seg;/数码管段选output ena;/3

6、-8译码器使能reg2:0dig,count3b;reg7:0seg;reg3:0disp_dat;/定义显示数据寄存器reg18:0count;/定义计数寄存器reg23:0hour;/定义现在时刻寄存器reg clk100;/24MHZ的时钟信号分频，得到100HZ的时钟信号reg key_flag;/启动/暂停的切换标志reg1:0key_inner;assign ena=0;/按键输入缓存always(posedge count16)beginkey_inner=key;endalways(negedge key_inner0)beginkey_flag=key_flag;end/0.

7、01秒信号产生部分，产生100HZ的时钟信号always(posedge clk_24M)beginif(count=)beginclk100=clk100;count=0;endelsecount=count+1b1;end/数码管动态扫描显示部分always(posedge count10)begincount3b=count3b+1;case(count3b)3d7:disp_dat=hour3:0;3d6:disp_dat=hour7:4;3d5:disp_dat=4ha;3d4:disp_dat=hour11:8;3d3:disp_dat=hour15:12;3d2:disp_dat

8、=4ha;3d1:disp_dat=hour19:16;3d0:disp_dat=hour23:20;default:disp_dat=4bxxxx;endcasedig=count3b;endalways(disp_dat)begincase(disp_dat)4h0:seg=8hc0;4h1:seg=8hf9;4h2:seg=8ha4;4h3:seg=8hb0;4h4:seg=8h99;4h5:seg=8h92;4h6:seg=8h82;4h7:seg=8hf8;4h8:seg=8h80;4h9:seg=8h90;4ha:seg=8hbf;default:seg=8bxxxxxxxx;en

9、dcaseend/计时处理部分always(posedge clk100)/计时处理beginif(!key_inner1&key_flag=1)/判断是否复位键beginhour=24h0;endelse if(!key_flag)beginhour3:0=hour3:0+1;if(hour3:0=4ha)beginhour3:0=4h0;hour7:4=hour7:4+1;if(hour7:4=4ha)beginhour7:4=4h0;hour11:8=hour11:8+1;if(hour11:8=4ha)beginhour11:8=4h0;hour15:12=hour15:12+1;if

10、(hour15:12=4h6)beginhour15:12=4h0;hour19:16=hour19:16+1;if(hour19:16=4ha)beginhour19:16=4h0;hour23:20=hour23:20+1;endif(hour23:20=4h6)hour23:20=4h0;endendendendendendendmodule2.1计数时的仿真波形2.2清零时的仿真波形2.3暂停时的仿真波形 3. 电路原理图的生成 4. 电路图的生成 六硬件实现 1. 用QUARTUS II软件对程序进行编译，并下载到硬件FPGA板子上进行硬件实现。板子上6个计数器与百分之一秒、十分之一

11、秒、秒、十秒、分、十分相对应，并且开始0000”00 5959”99的计数，用两个数码管显示”-”，用于分与十秒的间隔，十分之一秒与秒的间隔。 2. Run/stop和Reset功能键由FPGA板子上的开关栏的key0和key1代替。按一下key0键，数码管上的时间停止计时，然后按下key1键，数码管上时间清零复位为0000”00；接着再按一下key0键，数码管重新开始计时。七.关于老师提问1.定义18位寄存器 reg18:0count;用于存放分频和扫描用的计数值。原因是24MHZ的时钟信号分频，得到100HZ的时钟信号，我们程序采用计数满后取反的原理，所以计数器最多需计数，=，故而定义co

12、unt为reg18:0。 2.按键消抖动部分always (posedge count16)，所给时钟上升沿有效，每次上升沿读取按键值赋给寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner0出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器启动，1时计数器暂停。=0.00273s=30ms，所以在计时精度为0.01s内，连续检测4次就是在0ms,30ms,60ms,90ms处都检测到0，才算是有按键输入。其他情况均为抖动。八心得体会 经过这次的实验，让我们对Verilog HDL语言掌握程度加深了，对QuartusII这个软件的使用也相对开始来说更加熟悉，经过实验，对课上的知识有了进一步的熟悉。当然，试验期间也存在许多问题，刚开始写程序时常因Verilog HDL语言的不熟悉，常出现综合错误的问题，有时程序虽然编译没有错误，但下到板子上时，却显示有误，还需要经过多次的调试。总的来说，只要仔细检查、并经常使用该语言后，就会在很大程度上避免诸如语法错误等非逻辑问题。在定义寄存器用于计数功能时，最好先赋初值。对于复杂的逻辑功能的电路实现，可以采用分模块的方法，以便检查程序的正误，而对于功能较简单的电路设计，只需要一个模块，从而避免在模块间连接时出现错误