微电子第四章 集成电路设计ppt课件

1、第四章 集成电路设计 l4.1 集成电路中的无源元件与互连线l4.2双极集成电路器件和电路设计 l4.3MOS集成器件和电路设计 l4.4 双极和MOS集成电路比较 4.1 集成电路中的无源元件与互连线l4.1.0引言l4.1.1电容器 l4.1.2电阻器 l4.1.3 集成电路中的电阻模型 l4.1.4 集成电路互连线 4.1.0引言l集成电路的无源元件主要包括电阻、电容和电感(普通很少用)。无源元件在集成电路中所占面积普通都比有源元件(如双极晶体管、MOSFET等)要大。因此，在设计集成电路中应尽能够少用无源元件尤其是电感和电容以及大阻值的电阻。假设有些非用不可，也可作为外接元件处置。集成

2、电路中主要的无源元件如下所示：无源元件热扩散电阻电感器电阻器薄膜电容器PN结电容器MOS电热器外延层电阻沟道电阻扩散电阻薄膜电阻沟道扩散电阻电容器离子注入电阻外延沟道电阻螺旋线电感器n 在集成电路中，有多种电容构造：l 金属-绝缘体-金属(MIM)构造l 多晶硅/金属-绝缘体-多晶硅构造l 金属叉指构造l PN结电容l MOS电容 4.1.1电容器 1MOS电容器电容器 图图4.1为为MOS电容构造图。电容构造图。MOS电容器的电容量为：电容器的电容量为： 式中，式中， 为薄氧化层厚度；为薄氧化层厚度；A为薄氧化层上金属电为薄氧化层上金属电极的面积。在半导体一侧的极的面积。在半导体一侧的P型衬

3、底上分散一层层，型衬底上分散一层层，其目的是减小其目的是减小MOS串联电阻以及防止外表出现耗尽串联电阻以及防止外表出现耗尽层。从层。从(4.1)式可知，要提高电容量可以经过增大面式可知，要提高电容量可以经过增大面积积A和减小氧化层厚度和减小氧化层厚度 两个措施。两个措施。OXTOXT20SiOO XO XACT MOS构造电容构造电容平板电容和PN结电容都不一样，MOS中心部分，即金属-氧化物-半导体层构造的电容具有独特的性质。它的电容-电压特性取决于半导体外表的形状。随着栅极电压的变化，外表可处于： l 积累区 l 耗尽区 l 反型区 MOS构造电容构造电容MOS电容(a)物理构造 (b)电

4、容与Vgs的函数关系沟道沟道耗尽层p型衬底+ + + + + + + + +aaCoCdeptoxd1.00.2耗尽区积累区反型区VssVss（a）（b）VgsCgbCoMOS构造电容构造电容MOS动态栅极电容与栅极电压的函数关系 0VTVgsCoxCox低频高频oxSioxSiCCCC4.1.1电容器 普通在与集成电路工艺兼容情况下， 不能够做得很薄。因此，提高电容量只能以增大面积作为代价。在集成电路中，制造一个30pF的电容器，所用MOS电容的面积相当于几十个晶体管的面积。举例阐明： 假设制造一个34.6pF的电容器需求的面积为105um，而一个小功率双极晶体管所占面积约4103 um2。

5、因此，一个34.6pF的电容器相当于约25个晶体管的面积。可见在集成电路中要获得一个容量较大约电容器相当困难。OXT4.1.1电容器 PN结电容是利用PN结反向时的势垒电容构成一个电容器。图4.2为一PN结电容的纵向和横向构造图。单位面积的结电容如第2章所述可以表示为 式中， 为接触电势差； 为梯度因子； 为零偏压时的电容量。PN结电容与杂质浓度有关，假设思索杂质的横向分散，那么总的PN结面积为底面积加上4个侧面积： ，式中，W为正方形PN结分散区的边长； 为PN结结深。1JMTTODVCCVDVJMTOC242jAWWxjx平板电容 制造在砷化镓半绝缘衬底上的MIM电容构造： 思索温度系数时

6、，电容的计算式为：rolwCd 2empnomempnom112oxCCATCttTCtt平板电容电容模型等效电路： 固有的自频率： 012fLC金属叉指构造电容4.1.2电阻器 l集成电路中的电阻是依托不同的掺杂层构成的，主要分为分散电阻(包括离子注入掺杂电阻)和沟道电阻两大类。不同的掺杂层和沟道层其电阻值的大小是不同的。假设有特殊需求时，也可以用不同电阻串的金属或硅化物在半导体外表构成薄膜电阻，或者用多晶硅掺杂构成多晶硅电阻。不过，这样构成的电阻代价总比分散电阻高。因此，集成电路中最广泛运用的还是分散电阻，多晶硅电阻在MOS集成电路中也经常运用在特殊的集成电路中，也会采用薄膜电阻。4.1.

7、2电阻器n 集成电路中的电阻分为 ：l 无源电阻l 通常是合金资料或采用掺杂半导体制造的电阻 l 有源电阻l 将晶体管进展适当的衔接和偏置，利用晶体管的不同的任务区所表现出来的不同的电阻特性来做电阻。 4.1.2电阻器 1薄层电阻薄层电阻薄层电阻又俗称方块电阻，它是集成电路中广泛运用的述语。薄层电阻又俗称方块电阻，它是集成电路中广泛运用的述语。薄层电阻薄层电阻 定义为定义为式中，式中， 和和 图图4.3所示电阻层的平均电阻串和电导率；所示电阻层的平均电阻串和电导率； 为薄层的结深。为薄层的结深。假设电阻的长度为L，宽度为W，那么图4.3中沿程度方向的电阻为 (4.3)显然， 和 是由工艺决议的

8、。设计者可根据薄层电阻的大小，确定所设计电阻的长宽比(简称方数)。薄层电阻的单位为 。例如，对于一个典型的双极集成电路工艺，基区分散的薄层电阻力200 R1jjRxxjxjxLRRW 4.1.2电阻器u 合金薄膜电阻 u 多晶硅薄膜电阻 采用一些合金资料堆积在二氧化硅或其它介电资料外表，经过光刻构成电阻条。常用的合金资料有：1钽Ta； 2镍铬Ni-Cr；3氧化锌SnO2；4铬硅氧CrSiO。 掺杂多晶硅薄膜也是一个很好的电阻资料，广泛运用于硅基集成电路的制造。 u 掺杂半导体电阻 4.1.2电阻器 不同掺杂浓度的半导体具有不同的电阻率，利用掺杂半导体的电阻特性，可以制造电路所需的电阻器。 根据

9、掺杂方式，可分为：l 离子注入电阻l 分散电阻对半导体进展热分散掺杂而构成的电阻 离子注入方式构成的电阻的阻值容易控制，精度较高。 薄层电阻的几何图形设计常用的薄层电阻图形 普通电池采用窄条构造，精度要求高的采用宽条构造，小电阻采用直条型，大电阻采用折线型制造过程中相对误差的引入材料最小值典型值最大值互连金属0.050.070.1顶层金属0.030.040.05多晶硅152030硅-金属氧化物236扩散层1025100硅氧化物扩散2410N阱（或P阱）1k2k5k 0.5-1.0m MOS工艺中作为导电层的典型的薄层电阻阻值单位:/口薄层电阻端头和拐角修正不同电阻条宽和端头外形的端头修正因子

10、0.80.90.90.30.40.45m15m0.50.60.60.10010m20m30m50m薄层电阻温度系数电阻温度系数TC是指温度每升高1时，阻值相对变化量： 在SPICE程序中,思索温度系数时，电阻的计算公式修正为：1 dRTCR dT2tnom11empnom2empnomRRTCttTCtt（）薄层电阻射频等效电路芯片上的薄层电阻的射频双端口等效电路： 衬底电位与分布电容： pn型外延层n+pnsabbansR（a）（b）bansR2CbCsub2Cb（c） 6.3 有源电阻有源电阻l有源电阻是指采用晶体管进展适当的衔接并使其任务在一定的形状，利用它的直流导通电阻和交流电阻作为电

11、路中的电阻元件运用。l双极型晶体管和MOS晶体管可以担当有源电阻。有源电阻MOS有源电阻及其I-V曲线 直流电阻： 交流电阻：RonVGS=V IDSVTPVVGSIODSG+-I(b)DVSGIIDSVTNVVGSIO(a)V+-ox2noxTN2()tVLVIW VV GSGSDSGSoxdsDSDSmnoxTN11()VVVVVVtLrIIgWVV 有源电阻有源电阻的几种方式： 饱和区的NMOS有源电阻表示图： IDSVTNVVGSIooVDSRonrdsDS(b)DS(c)DSVB(a)DSVB(d)DS(e)4.1.2电阻器 2分散电阻器分散电阻器 分散电阻分别为用热分散和离子注入层

12、构成的电分散电阻分别为用热分散和离子注入层构成的电阻器，它是利用与集成电路兼容的分散层构成的。阻器，它是利用与集成电路兼容的分散层构成的。例如采用双极集成电路发射区分散和基区分散层例如采用双极集成电路发射区分散和基区分散层构成不同的电阻器，也可以直接利用外延层制造构成不同的电阻器，也可以直接利用外延层制造电阻器。图电阻器。图4.4为几种电阻器构造。为几种电阻器构造。4.1.2电阻器 从(4.2)式可句，假设， 越小，可以使方块电阻的阻值提高，这就是用沟道电阻(夹层电阻)制造大胆值的电阻器的根本思想。沟道电阻是利用两层分散层之间的沟道来构成电阻器。图4.5为基区沟道电阻与外延层沟道电阻器的制造原

13、理与平面幅员构造。jx4.1.2电阻器 从图中可知，沟道电阻的大小不仅依赖于本分散层的电阻率，而且还依赖于两层分散层之间的深度。由于分散结深难以准确控制，故沟道电阻的阻值也不易准确控制。因此在选用电阻类型时，一定要留意电阻对电路特性的敏感程度。精度要求高的电阻不能用沟道电阻来实现。表4.1为常用的几种分散方块电阻和沟道方块电阻的大小、制造精度及温度系数。表中 表示温度每升高一度时引起电阻值有百万分之一的变化。610/C4.1.2电阻器3分散电阻的功耗限制分散电阻的功耗限制分散电阻也和其他电阻一样，有一个功耗限制问题，分散电阻也和其他电阻一样，有一个功耗限制问题，实验阐明，对于实验阐明，对于TO

14、或者扁平封装，在室温下，单或者扁平封装，在室温下，单位电阻面积所接受的最大功耗位电阻面积所接受的最大功耗 为为这样就对电阻的最小条宽这样就对电阻的最小条宽 和单位电阻条宽所允许和单位电阻条宽所允许的最大任务电流的最大任务电流 有一个限制。由于单位电阻面有一个限制。由于单位电阻面积的功耗积的功耗 为为用用 替代替代 ，那么得单位电阻条宽度的最大任务，那么得单位电阻条宽度的最大任务电流为电流为maxAP62max5 10/APW um minRWminRIAP222AI RIPRLWWmaxAPAP1 21 26maxmax5 10/WAIPRRW um4.1.2电阻器可见，对于一定的封装方式，

15、只于薄层电阻 有关， 大时， 小； 小时， 就大。知道了 值后，就可根据电路中电阻的任务电流来确定电阻条的最小宽度 表4.2给出了不同 所对应的 值。该当指出，在数字集成电路中，由于是脉冲任务，因此表4.2中给出的单位电阻条宽的最大任务电流尚有较大的余量。maxWIRRmaxWIRmaxWImaxWIminRWminmaxRWIWIRmaxWI4.1.2电阻器 4分散电阻的最小条宽分散电阻的最小条宽 经过上述分析可以看到，分散电阻的最小条宽经过上述分析可以看到，分散电阻的最小条宽 受三种要素限制：由幅员设计规那么所决议的最受三种要素限制：由幅员设计规那么所决议的最小分散宽度；由于工艺程度和分散

16、电阻精度要求小分散宽度；由于工艺程度和分散电阻精度要求所决议的最小分散条宽；由电阻最大允许功耗所所决议的最小分散条宽；由电阻最大允许功耗所决议的最小分散条宽决议的最小分散条宽 。显然，在设计时应取。显然，在设计时应取其中最大的一种。其中最大的一种。minRWminRW4.1.3 集成电路中的电阻模型 由于集成电路中的电阻是由各分散层构成的，所以除了电阻本身的特性之外，还有一些反偏的PN结特性这样会带来附加的电阻和电容，这些参数称为寄生参数。例如一个根本分散电阻可以等效为图4.6的总体模型。图中的N端接电路的最高电位，其目的是防止电阻器的PN结正偏因此导致电阻器失效，s是衬底。由于基区PN结总是

17、反偏的那么可将图(a)等效为图 (b)这样的三个反偏二极管构造，从而又得到图(c)的等效模型。图(c)是一个分布参数等效为集中参数的等效模型。 6.5 电电 感感集总电感可以有以下两种方式：单匝线圈多匝螺旋型线圈 多匝直角型线圈 硅衬底上电感的射频双端口等效电路：硅衬底上电感的射频双端口等效电路： Cox/2CpRsLsCox/2R1C1C1R1/1tlRswe 21subRw l G 02 2oxpoxCN wt12subw l CC 传输线电感传输线电感 单端口电感的另一种方法是运用长度ll/4波长的短电传输线(微带或共面波导)或运用长度在l/4 ll/2范围内的开路传输线。 两种传输线类

18、型的电感值计算 如下：0000 /42 2 tanh tan 2 /lZZLllZlc4.1.4 互连线l互连线是各种分立和集成电路的根本元件。有不少人对这一概念不甚明确。l互连线的幅员设计是集成电路设计中的根本义务，在专门门阵列设计电路中甚至是独一的义务。互连互连 线设计中应留意的事项线设计中应留意的事项对于各种互连线设计，应该留意以下方面：l 为减少信号或电源引起的损耗及减少芯片面积，连线尽量短。 l 为提高集成度，在传输电流非常微弱时(如MOS栅极)，大多数互连线应以制造工艺提供的最小宽度来布线。 互连互连 线设计中应留意的事项线设计中应留意的事项l 在衔接线传输大电流时，应估计其电流容

19、量并保管足够裕量。l 制造工艺提供的多层金属能有效地提高集成度。 l 在微波和毫米波范围，应留意互连线的趋肤效应和寄l 生参数。 l 某些情况下，可有目的地利用互连线的寄生效应。 深亚微米阶段的互连线技术lCMOS工艺开展到深亚微米阶段后，互连线的延迟曾经超越逻辑门的延迟，成为时序分析的重要组成部分。l这时应采用链状RC网络、RLC网络或进一步采用传输线来模拟互连线。互连线l为了保证模型的准确性和信号的完好性，需求对互连线的幅员构造加以约束和进展规整。4.1.4 集成电路互连线 集成电路的互连分为两类：单片电路芯片上器件之间的互连以及电路芯片经过管座或类似的底座与系统的互连，后一种互连是经过引

20、线键合工艺(第3章已表达)实现的。芯片上器件之间的互连目前大量采用的还是金属铝薄膜。通常依托蒸发的方式在硅片外表构成均匀的薄膜，在反刻引线工艺后构成集成电路互连线。铝互连线的电阻与其他参数的关系为式中， 为金属膜电阻率；L为互连线长度；W为宽度，T为厚度。其薄层电阻 。对于铝来说 ，T的典型值为150nm，所以其 。LRTWRT62.8 10cm0.187R 4.1.4 集成电路互连线假设忽略边缘效应，金属连线与硅之间单位长度的电容约为式中， 为常数。假设氧化层厚度为 ，W为25um其单位长度的电容为0.0035PF/um。单位长度的电感量可表示为式中， 为氧化层导磁率。同样假设 ，W25um

21、，那么 。高频时，假设磁场向硅中贯穿，其“趋肤深度为式中， 为硅的电导率； 为频率。这样，互连线单位铝条的等效电阻所引起的功率损耗式中。 为磁场的横截向积；I为电流强度。大量实例阐明：当器件的特征长度 (如MOS沟道长度和双极基区宽度进入深亚微米)小于0.3um，那么电路互连的信号损失和信号延迟约占总延迟和损失的75以上。00LOXKWCT0K52.5 10 cmiOXLTLW52.5 10OXTcmi141.34 10/LLH um122LI APWA4.2双极集成电路器件和电路设计 l4.2.1双极晶体管的寄生参数 l4.2.2纵向构造设计 l4.2.3横向构造设计 l4.2.4按比例减少

22、原那么 l4.2.5双极NPN晶体管及设计 l4.2.6双极集成电路幅员设计 l4.2.7幅员设计实例 4.2.1双极晶体管的寄生参数 图4.7为单基极和单发射极条的NPN晶体管纵向和横向(幅员)构造。与集成晶体管有关的寄生效应分为有源的和无源的两大类。产生有源寄生效应的缘由，或是由于隔离的需求而添加了PN结；或是由于给定的隔离区中几个器件的接近而构成不希望有的晶体管或二极管。利用四层非线性模型可以分析这些效应。在衬底结和临近PN结组成寄生晶体管的情形中，可将三维问题当作几个一维问题的组合来处置，而每个一维问题可用四层模厂型去分析。这种情形的一个例子。是横向晶体管，它将在本章的后面加以讨论。P

23、N结的耗尽层电容以及器件的电极接触与有源区之间的电阻都会引起无源寄生效应，可以利用类似于处置分散电阻器的技巧加以处置。4.2.1双极晶体管的寄生参数l假设发射区引线孔窗口尺寸宽度为 ，长度为 和最小套刻间距为 ，那么：发射区窗口长度 ，宽度是 基区窗口长度 ，宽度 ，集电极引线孔长度 ，宽度 。k2elk3ed4blk7bd4clkcd4.2.1双极晶体管的寄生参数1集电区电阻集电区电阻 集成电路晶体管的集电极串联电阻集成电路晶体管的集电极串联电阻 要比分立晶要比分立晶体管的大。体管的大。 的增大将影响晶体管的高频性能和的增大将影响晶体管的高频性能和开关性能。尤其在数字电路中，开关性能。尤其在

24、数字电路中， 的增大特使晶的增大特使晶体管的饱和压降增大，输出低电平提高，所以，体管的饱和压降增大，输出低电平提高，所以，在数字电路中要特别留意降低在数字电路中要特别留意降低 。 由于晶体管集电区本身外形很复杂，很难用一个由于晶体管集电区本身外形很复杂，很难用一个简单的模型来模拟它，也很难用分析和计算方法简单的模型来模拟它，也很难用分析和计算方法得到准确的数值，因此通常采用近似方法来估算得到准确的数值，因此通常采用近似方法来估算 的近似值，以便从中找出减小的近似值，以便从中找出减小 的一些方法。的一些方法。cRcRcRcRcRcR4.2.1双极晶体管的寄生参数为了估算方便，把集电极电流流经的区

25、域分为五个部分，如图4.7所示 即为 是长方体电阻， 为外延层电阻率，其阻值为 也是长方体电阻，其阻值为cRcVVRRRRRRc24ccccccWWRl dkVR232bbVcceeWWRl dk4.2.1双极晶体管的寄生参数 和 是埋层区拐角处的体电阻。在区域，电流从垂直方向流进，程度方向流出。在区域，电流从程度方向流进，垂直方向流出。它等效为电流是程度流向时薄层电阻的1/3，因此，区域和的电阻分别为RVR111334ccdRRRlk111332eVedRRRlk4.2.1双极晶体管的寄生参数l区域是梯形。电流从程度方向流进，程度方向流出，薄层电阻的宽度取两边的平均值，因此其阻值为l总电阻为

26、l必需指出，在上面估算中，尚未计入隐埋层反分散、氧化时外延层厚度减薄等方面的影响，假设计入这些影响， 值还应小一些。14132cecedRRRkllcR221144323423cbccWWRRkkkkkcR4.2.1双极晶体管的寄生参数l 由(4.15)式可知，要降低 ，可采取如下措施：采用低电阻率薄外延片，降低隐埋层薄层电阻。增大发射区、集电极引线孔的长度和面积，减少发射区与集电极之间的间隔等。如选用双集电极构造，其 约为单集电极图形的一半，采用带有深 集电极接触的晶体管构造，可使 进一步减小，但这要添加一块掩模并在基区分散前添加一次深 分散。cRcRNNcR4.2.1双极晶体管的寄生参数2

27、基区电阻基区电阻 基极接触与发射区边缘之间的基区电阻可用基极接触与发射区边缘之间的基区电阻可用类似的方法处置。在这种情形中，电流途类似的方法处置。在这种情形中，电流途径的长度是径的长度是 。而宽度是。而宽度是 ，那么，那么基区电阻为基区电阻为式中，式中， 是基区分散的薄层电阻。是基区分散的薄层电阻。 和和 都都不包括接触电阻。接触电阻与硅片外表的不包括接触电阻。接触电阻与硅片外表的杂质浓度有关，其数值通常小于杂质浓度有关，其数值通常小于 和和 。 2k2bbRRkbRbRcRbRcR4.2.1双极晶体管的寄生参数3电容电容我们利用计算分散电阻器底面和侧壁寄生电容的方法来我们利用计算分散电阻器底

28、面和侧壁寄生电容的方法来计算电容。计算电容。发射结电容为发射结电容为集电结电容为集电结电容为如今假设假设外延层厚度为如今假设假设外延层厚度为 ，那么基区分散窗口与隔，那么基区分散窗口与隔离分散窗口的间隔必需是离分散窗口的间隔必需是 ，而衬底电容为，而衬底电容为式中，式中， 分别为单位面积分别为单位面积be面、面、bc面、面、be结结侧壁电容和衬底电容。侧壁电容和衬底电容。晶体管寄生参数对器件特性有着一定的影响，是电路设晶体管寄生参数对器件特性有着一定的影响，是电路设计需求思索的要素。计需求思索的要素。232210jebesejeCCkCkx2742222jcbcjcCCkxkepiWepiW2

29、223489442132jsssepiepissepiepiepiCCWkWC WkWkW,bebcsessCCCC4.2.2纵向构造设计 1集电区资料的选择集电区资料的选择集电区资料主要选择两个参数，即：外延层掺杂浓度集电区资料主要选择两个参数，即：外延层掺杂浓度 和外延和外延层厚度层厚度 。 对于数字电路，主要思索集电区的外延层掺杂浓度对于数字电路，主要思索集电区的外延层掺杂浓度(电阻率电阻率)对晶对晶体管集电极串联电阻体管集电极串联电阻 的影响的影响( 直接影响低电平最高电直接影响低电平最高电位位)；对模拟电路那么主要思索击穿电压的要求。；对模拟电路那么主要思索击穿电压的要求。对于模拟电

30、路面言，由于所加外加电压较高。因此，对于模拟电路面言，由于所加外加电压较高。因此， 以思索以思索击穿电压为主，假设假设集电结为单边突变结，那么击穿电击穿电压为主，假设假设集电结为单边突变结，那么击穿电压压 为为对于数字电路，首先根据电路原理，由低电平确定对对于数字电路，首先根据电路原理，由低电平确定对 的要求，的要求，然后结合幅员构造，由然后结合幅员构造，由 确定外延层方块电阻的大小，再确确定外延层方块电阻的大小，再确定定 。外延层厚度外延层厚度 主要由集电结结深主要由集电结结深 、集电结最大耗尽层宽、集电结最大耗尽层宽度度 、衬底结杂质反分散深度、衬底结杂质反分散深度 决议，它可表示为决议，

31、它可表示为 (4.21)式中式中 为余量，是为防止资料和分散不均匀件设置的。同时，为余量，是为防止资料和分散不均匀件设置的。同时，为提高器件二次击穿耐压量，往往也应添加一点外延层厚度。为提高器件二次击穿耐压量，往往也应添加一点外延层厚度。cNjsxcRcRcNBV332416601.110gcBENV cRcNjsxjcxmcxRxjsjcmcRxxxxcR4.2.2纵向构造设计 2基区宽度基区宽度Wb的选择的选择晶体管的基区宽度是纵向构造中最重要的参数之一。基区宽度晶体管的基区宽度是纵向构造中最重要的参数之一。基区宽度的下限的下限(最小宽度最小宽度)由集电结击穿时伸入基区侧的集电结耗尽由集电

32、结击穿时伸入基区侧的集电结耗尽层宽度决议，即层宽度决议，即 ， 为集电结击穿电压下，基区一为集电结击穿电压下，基区一侧的耗尽层宽度。对于基区宽度的上限侧的耗尽层宽度。对于基区宽度的上限(最大最大 )，根据不，根据不问晶体管的要求有以下原那么：问晶体管的要求有以下原那么： (1)大功率管。由于宽基区晶体管构造不易引起电流集边效大功率管。由于宽基区晶体管构造不易引起电流集边效应，故可尽量采用宽基区构造；因此，可用大电流对应，故可尽量采用宽基区构造；因此，可用大电流对 的的影响确定影响确定 。 (2)对于高额晶体管和微波晶体管，对于高额晶体管和微波晶体管， 和和 是重要参数。显是重要参数。显然然 主

33、要由主要由 决议，且决议，且 越小，越小， 越高；但越高；但 越小，越小，会添加，又会使会添加，又会使 下降。因此，为了折中下降。因此，为了折中 和和 ， 必需在减小必需在减小 的同时，采用多条基极构造，减小的同时，采用多条基极构造，减小 。对于。对于高频晶体管可用高频晶体管可用 的要求确定最大的要求确定最大 。 (3)对于超晶体管可用基区输运系数对于超晶体管可用基区输运系数 确定最大的确定最大的 要求。要求。mbbxWmbxbWbWTfmaxfTfbWbWTfbWbRmaxfTfmaxfbWbRTfbWbW4.2.2纵向构造设计 3发射结结深和集电结结深的选择发射结结深和集电结结深的选择集成

34、双极晶体管的基区宽度集成双极晶体管的基区宽度 。由于分。由于分散结深度存在不均匀性，当散结深度存在不均匀性，当 选择后，发射结选择后，发射结结深结深 的选择将遭到一定的限制。的选择将遭到一定的限制。 越大，越大，基区宽度不均匀景象越重。参数目的及其反复性基区宽度不均匀景象越重。参数目的及其反复性下降。对于高频晶体管，可选择下降。对于高频晶体管，可选择0.5-1um，对于，对于微波晶体管，微波晶体管， 可选择可选择0.2-0.3um。 对于低频功率晶体管，对于低频功率晶体管， 可适中选择大一些，这可适中选择大一些，这样器件参数的反复性较好。样器件参数的反复性较好。普通的双极集成电路普通的双极集成

35、电路 ， 。bjcjeWxxbWjexjebxWjexjex2.53jcxum12jexum 4.2.2纵向构造设计 4基区和发射区外表掺杂浓度的选择基区和发射区外表掺杂浓度的选择 基区和发射区的杂质浓度及其分布情况主要影响基区和发射区的杂质浓度及其分布情况主要影响晶体管发射效率、基极电阻和晶体管电流特性。晶体管发射效率、基极电阻和晶体管电流特性。 为保证发射效率，要求发射区外表浓度应比基区为保证发射效率，要求发射区外表浓度应比基区外表浓度高两个数量级以上。但苦发射区外表浓外表浓度高两个数量级以上。但苦发射区外表浓度太高又会引起禁带的度太高又会引起禁带的 变窄，应同时留意这两变窄，应同时留意这

36、两方面的影响。例如：分散工艺的发射区外表浓度方面的影响。例如：分散工艺的发射区外表浓度为为 ，基区外表浓度为，基区外表浓度为 。gE2035 10/cm183510/ cm4.2.3横向构造设计 l横向构造设计的义务就是由器件参数目的要求，选择管芯的平面几何图形及其有关尺寸。管芯的平面几何图形是由光刻决议的，所以横向构造设计就是光刻版的图形构造设计。l同时思索晶体管高频增益和功率特性，有l式中， 为高频功率增益； 为发射极周长与基区面积之比， 称为图形优值。 越大意味着功率特性越好，同时集电极电容较小； 为集电结耗尽层宽度； 为发射结面积， 为常数。2108TmPrsbef vxK fKR S

37、 PKvebvLAvmxeS1K4.2.3横向构造设计1发射极有效周长的选择发射极有效周长的选择发射极有效周长主要思索大电流时，电流集边效应发射极有效周长主要思索大电流时，电流集边效应对参数的影响，同时应思索光刻精度影响对参数的影响，同时应思索光刻精度影响(尤其对尤其对小功率管小功率管)。实验证明，发射极最大电流。实验证明，发射极最大电流 与发与发射极有效周长射极有效周长 的关系为的关系为 对需用大电流的晶体管，可依托添加对需用大电流的晶体管，可依托添加 来防止下来防止下降。对于模拟电路降。对于模拟电路 选择为选择为0.04-0.16mA/um；对于数字电路，由于对于数字电路，由于 对电路的影

38、响不大，故对电路的影响不大，故 可选为可选为0.16-0.4mA/um。例如：双极模拟电路要。例如：双极模拟电路要求求 。取。取 ，那么要求，那么要求 等于等于100um。当然，由。当然，由(4.9)式，式， 也与也与 有关，增有关，增大大 ， 将减小。将减小。EMIeLEMeeIK LeLeKeK10EMImA0.1/eKmA umeLcReLeLcR4.2.3横向构造设计l2幅员设计规那么幅员设计规那么l 幅员设计规那么主要规定了掩模版各层几何图幅员设计规那么主要规定了掩模版各层几何图形的宽度、间隔、重叠和两个独立的层间间隔等形的宽度、间隔、重叠和两个独立的层间间隔等的最小允许值。的最小允

39、许值。l 有两种常用规那么设计方式：微米设计规那么有两种常用规那么设计方式：微米设计规那么和和 设计规那么。设计规那么。 4.2.4按比例减少原那么 l目前，按比例减少在MOS电路中运用较成熟，双极电路虽有一定规律，但不如M05电路规范。因此，我们仅引见MOS电路的按比例减少原那么(本质是按比例减少规律)。l MOS的按比例减少原那么是指器件的横向幅员尺寸减少 ，纵向尺寸减少后的各种器件和电路性能的变化。目前，有三种按比例减少原那么，即：恒定电场按比例减少原那么(简称CE原那么)；恒定电压按比例减少原那么(简称CV原那么)和准恒定电压按比例减少原那么(简称QCV原那么)。经过实际分析可以得到，

40、CE原那么的按比例减少规律如表4.3所示。11 4.2.4按比例减少原那么4.2.5双极NPN晶体管及设计 1纵向纵向PNP管衬底管衬底PNP管管)纵向纵向PNP管的构造如图管的构造如图4.9所示。所示。PNP管的发射区是利用管的发射区是利用NPN管的基区兼管的基区兼容而成的，基区就是原来的外延层，容而成的，基区就是原来的外延层，集电区为集成电路的衬底集电区为集成电路的衬底(P型型)，故，故又称为衬底又称为衬底PNP管。由于其基区宽管。由于其基区宽度为外延层厚度减度为外延层厚度减NPN集电结深度，集电结深度，通常基区宽度较大。因此，它的直通常基区宽度较大。因此，它的直流和交流特性不如流和交流特

41、性不如NPN晶体管。纵晶体管。纵向向PNP管的各类特性计算方法与管的各类特性计算方法与NPN管一样，纵向管一样，纵向PNP管虽然制造管虽然制造简单，但运用时集电极必需接电路简单，但运用时集电极必需接电路的最低电位。的最低电位。4.2.5双极NPN晶体管及设计2横向横向PNP管管横向横向PNP管为集成电路中运用最管为集成电路中运用最为广泛的为广泛的NPN管，其特点是不管，其特点是不要求集电极接最低电位点，运要求集电极接最低电位点，运用灵敏方便，在模拟电路中广用灵敏方便，在模拟电路中广泛用于恒流源、有源负载电路泛用于恒流源、有源负载电路和与和与NPN管一同构成各类互补管一同构成各类互补构造。横向构

42、造。横向NPN管构造如图管构造如图4.10所示。它的发射区和集电所示。它的发射区和集电区都利用区都利用NPN管基区分散兼容管基区分散兼容而成的。而成的。 4.2.6双极集成电路幅员设计前面引见了双极集成电路中无源和有源器件的分析和设计方法，假设幅员设计规那么采用微米设计规那么，在此根底上结出双极集成电路设计方法。双极集成电路设计方法和主要原那么如下。 (a)双极型晶体管有各种各样的构造，假设电流很大，就要求努力经过不同构造使电流均匀分布。这些构造包括将一个集电极、基极和发射极分为多个电极，但这些电极必需用金属电极衔接在一同，且集电极引线孔处要加分散，以保证金属引线与集电极构成欧姆接触，只需一个

43、共同的隐埋层。图4.11为多极NPN管构造图。4.2.6双极集成电路幅员设计(b)隔离墙可以公用。隔离墙应接电路的最低电位，其宽度应大于10um。(c)集电极连在一同的晶体管可以共用一个隔离阱，但必需用大隐埋层使集电区共用。没有衔接关系的晶体管不能放在同一阱内。因4.12为集电极衔接的两个NPN管幅员构造。(d)可以添加集电极和基极间的间隔，以便在布线时允许金属线穿过晶体管。不允许金属线在发射极和基极间穿过，否那么 或其他特性都将受影响。bR4.2.6双极集成电路幅员设计(e)假设要求两晶体管参数一致，那么晶体管除设计尺寸和构造一样外，应采用同一幅员取向。(f)金属线可以横跨电阻。(g)假设要

44、求电阻精度高，那么电阻两端头应放在两非对称方向，对称方向受套刻误差影响最大(如图4.13所示)。(h)一切电阻可放在同一阱内，用同一隐埋层；也可根据需求用多个阱放置电阻。为了消除寄生效应，阱内要加扩 区(发射区分散)，并接最高电位。 N4.2.6双极集成电路幅员设计(i)如不思索寄生效应，电阻与晶体管可放置在同一阱中。(j)可以用发射区 分散电阻作为连线磷桥，要求其宽度大于10um。 (k)电阻假设出现拐角设计，拐角的等效方数为0.59。 (l)金属覆盖应该大于接触孔，普通应超越1-2um。(m)压焊点应放置在芯片的周围，每个压焊点边长应为80 um以上，压焊点之间间距应大于50 um，压焊点

45、至内部金属连线的最短间隔应大于25 um。 有了以上13条规那么，可在电路图、初始分布和连线图根底上进展全定制幅员设计。N4.2.7幅员设计实例 l图4.14为8输入端6管双极TTL电路。综合幅员设计方法和规那么，其具的设计步骤如下：l1确定工艺条件l(a)利用P型硅衬底；电阻率 。l(b)埋层锑分散：方块电阻 。l(c)外延层N型：电阻率 ，厚度为7-9um。l(d)采用PN结隔离。l(e)基区硼分散：方块电阻 ，结深2.5-3um。l(f)发射区磷分散：控制 在20以上。715cm1520/ 0.30.5cm200/ 4.2.7幅员设计实例4.2.7幅员设计实例2图形尺寸确定图形尺寸确定表

46、表4.5给出了幅员设计的微米规那么。幅员应按照尺给出了幅员设计的微米规那么。幅员应按照尺寸的要求设计。寸的要求设计。 4.2.7幅员设计实例l3确定元器件尺寸确定元器件尺寸l根据电路构造以及对元器件根据电路构造以及对元器件的要求，确定构成幅员的元的要求，确定构成幅员的元器件尺寸器件尺寸l (a)晶体管电流的计算确定晶体管电流的计算确定各晶体管的尺寸。各晶体管的尺寸。l (b)电阻图形的设计。电阻图形的设计。l (c)输入箝位二极管的图形输入箝位二极管的图形构造设计。构造设计。4.2.7幅员设计实例l4画出规划草图画出规划草图l根据电路构造、元器件的尺寸以及管脚的陈列画出元件规根据电路构造、元器

47、件的尺寸以及管脚的陈列画出元件规划草图，如图划草图，如图4.16所示图中虚线表示隔离区边境限。所示图中虚线表示隔离区边境限。4.2.7幅员设计实例5绘制总图绘制总图该该TTL电路的总图如图电路的总图如图4.17所示，元器件的详细外形和大小所示，元器件的详细外形和大小都己明确表示出来。有关模拟电路的设计过程也与上述一都己明确表示出来。有关模拟电路的设计过程也与上述一样。样。 4.3MOS集成器件和电路设计 l目前，在MOS集成电路中，逻辑电路占绝大部分。由于MOS器件在数字电路中特点突出，在LSI和VLSI中，MOS集成电路的位置是非常显著的。本书论述MOS集成电路的设计方法和原那么。4.3.1

48、硅栅CMOS器件 lCMOS是互补MOS器件的简称，它是由NMOS和PMOS管构成根本单元电路，该电路的最大优点是功耗低。CMOS反相器电路和构造如图4.18所尔，其工艺已在第3章引见。图4.19给出了N 阱硅栅CMOS工艺和幅员的流程对照，它共需求七块光刻掩模版，分别为：N 阱分散或注入(图4.19(a)、光刻有源区(图4.19(b)、多品硅图形光刻( 图4.19(c)、源漏区分散(图4.19(d)、分散或离子注入(图4.19(e)、引线孔光刻(图4.19(f)和铝引线光刻(图4.19(8)。有时，经常征外引线上加盖一层钝化膜对器件起维护作用，这时还需求一块掩模版进展压焊点光刻(仅仅将压焊点

49、刻蚀出来)。4.3.1硅栅CMOS器件4.3.1硅栅CMOS器件4.3.1硅栅CMOS器件4.3.1硅栅CMOS器件4.3.2寄生电阻 lMOS集成电路中的寄生电阻主要来自两个方面：一个是掺杂区的体电阻和引线孔接触电阻；另一个是各种引线的体电阻。这些寄生电阻影响了集成电路的正常性能目的，所以在幅员设计时要加以思索。尤其在高速VLSI设计中，引线的寄生电阻和寄生电容曾经成为不可忽略的要素。l在硅栅MOS电路中，要用到铝线、多晶硅连线和分散连线三重布线，它们的主要性质列于表4.8，可见，铝线电流容量最大，电阻最小，因此在电路的相互衔接上尽能够采用铝线，特别是电源线和地线。电源线 和 采用程度铝线，

50、尽量不交叉，如必需交叉时需用短而粗的多品硅线。各类互连线引起寄生电容也列于表4.8中(设宽度均为10 um)。分散条连线由于其电容较大，漏电流也较大，所以尽量少用，当必需采用时，分散条只能用于短连线。DDVSSV4.3.2寄生电阻4.3.3寄生电容 l 寄生电容会影响MOS系统的开关速度，这些寄生电容来自与MOS管相关联的电容以及金屑、多晶、和分散电阻等构成的互连线的寄生电容，一个CMOS逻辑门的输出端总的负载电容包括：l (a)栅电容：接到输出端的后级各个输入门的栅极上。l (b)分散电容：接到输出端的漏极。l (c)布线电容：输出和其他输入之间的互连线。l 了解分布性负载电容的来源及变化规

51、律，对设计无疑是必要的。4.3.4幅员设计实例 l1幅员设计步骤幅员设计步骤l(1)确定最小单元电路确定最小单元电路l根据所设计电路的特点，将最小的单元电路确定下来，例根据所设计电路的特点，将最小的单元电路确定下来，例如：以如：以CMOS为构造的大规模电路，最小单元电路可以是为构造的大规模电路，最小单元电路可以是CMOS倒相器，也可以是门电路甚至最小单元可以是以倒相器，也可以是门电路甚至最小单元可以是以门电路构成的存储器。所谓最小单元就是构成该电路的根门电路构成的存储器。所谓最小单元就是构成该电路的根本反复单元。当然有时在电路设计时，最小根本单元可确本反复单元。当然有时在电路设计时，最小根本单

52、元可确定为多个，而且多个根本单元的规模和方式也可以完全不定为多个，而且多个根本单元的规模和方式也可以完全不同。同。l(2)选择图形尺寸选择图形尺寸l 选择图形尺寸主要思索两方面的限制，即选择图形尺寸主要思索两方面的限制，即MOS的工艺的工艺程度和电学特性限制。工艺限制包括：制版精度、光刻精程度和电学特性限制。工艺限制包括：制版精度、光刻精度、分散程度等等；电学限制为：源揭穿通击穿电压、铝度、分散程度等等；电学限制为：源揭穿通击穿电压、铝线的最大电流密度、线的最大电流密度、PN结耗尽区反偏时的扩展以及寄生结耗尽区反偏时的扩展以及寄生电容等等引起的最小尺寸限制，从而确定设计规那么的选电容等等引起的

53、最小尺寸限制，从而确定设计规那么的选择。择。4.3.4幅员设计实例l(3)画出幅员草图l(4)按照尺寸比例绘制正式图l(5)按规那么检查幅员l 需求提出的是：幅员绘制成以后，要严厉、反复检查，在运用ICCAD软件设计时应进展DRC、ERC和幅员参数提取后的仿真，才干正式制版。另外在所设计的电路幅员之外应该加上一些供测试用的样管、样阻和对版标志等，以便未来电路消费出来以后，用这些样管进展测试，检查经过消费工艺以后，器件特性能否满足设计目的。4.3.4幅员设计实例l2幅员设计实例幅员设计实例l用用CMOS电路分别实现二输入或非门和二输入与电路分别实现二输入或非门和二输入与非门，其电路图分别如图非门，其电