316RZI码解码器的设计与实现

1、课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：3/16RZI码解码器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2016.01.15第1章总体设计方案11.1 设计原理11.2 设计思路11.3 设计环境2第2章详细设计方案32.1 总体方案的设计与实现32.2 总体方案的逻辑图52.2.1 功能仿真6第3章编程下载与硬件测试73.1 编程下载73.2 硬件测试及结果分析73.2.1 硬件测试73.2.2 结果分析8附录（电路原理图）9参考文献10-1-错误！未指定书签。第1章总体设计方案第1章总体设计方案1.1 设计原理本设计要

2、求设计并实现3/16RZI解码器，将输入的3/16RZI码变成二进制数数字序列输出。在一个输入端连续的输入16个周期的脉冲，同时输入3/16RZI码，每次输入一个脉冲，就将输入的信号保存到D触发器中，最后16个数据信号都保存到了D触发器中。同时将所有D触发器连接一个16进制的数据选择器，通过一个16进制计数器控制数据选择器每个数据信号的输出，从而实现3/16RZI的解码。初始信号解码后:1.2 设计思路3/16RZI解码器的设计主要包含如下三个部分:一个16进制计数器由16个D触发器组成的移位寄存器一个16进制数据选择器-1-错误！未指定书签。第1章总体设计方案图1.13/16RZI的思路框图

3、通过卒&入16个周期的脉冲同时将3/16RZI码存入到了移位寄存器中，然后再并行输入到数据选择器中，再通过计数器的控制将3/16RZI码变成二进制数字输出。对于以上设计思路部分中可以分别设计实现相应功能的器件，包括16位移位寄存器、16进制计数器、16进制数据选择器等。在连接具体电路时配合相应脉冲和门电路以达到效果。以上三个器件的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。1.3 设计环境硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机EDA环境：Xilinxfounda

4、tionF3.1设计软件-2-错误！未指定书签。第2章详细设计方案第2章详细设计方案2.1总体方案的设计与实现16位移位寄存器的设计和实现16位移位寄存器单元有俩个输入量：CLK脉冲信号，3/16RZI数据信号。图2.1.116位移位寄存器图移位寄存器除了具有存储代码的功能以外，还有具有移位功能，就是指将寄存器里储存的代码能在脉冲的作用下依次左移。最后将输入的3/16RZI码并行输出到数据选择器进行选择输出。-3-16位计数器的设计和实现该计数器是一个自启动计数器，由4个JK触发器组成，能够自行数到15。该计数器通过控制输入端的状态，当每次CLK信号到达时，使该翻转的那些触发器输入端控等于1,

5、不该翻转的为00这样，就可以用计数器电路的不同状态来记录CLK的脉冲数目，从而达到计数的目的。-4-错误！未指定书签。第2章详细设计方案图2.1.316位计数器图2.2总体方案的逻辑图封装后本电路只有俩个输出，其中一个是脉冲信号，另一个是数据信号个是解码后输出的二进制信号。-5-错误！未指定书签。第2章详细设计方案LOC=P094LOC=P213ZUIZHONG图2.2.1原理图封装后图2.2.1 功能仿真功能仿真波形结果如图2.2.2所示，对表2.2.2与表1.1的内容进行对比，可以看出功能仿真结果是正确的，进而说明电路设计的正确性。CgHoldCtrlkej/Iddaghansiliori

6、.CancelMoreXstHelpCLK.IHPUT.0TTPUT.图2.2.2功能仿真波形结果-6-第3章编程下载与硬件测错误！未指定书签。第3章编程下载与硬件测试3.1 编程下载利用COP2000仿真软件的编程下载功能，将得到final.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。3.2 硬件测试及结果分析3.2.1 硬件测试利用XCV200实验板进行硬件功能测试。输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，具对应关系如表3.1所小。XCV200芯片引脚信号XCV200实验板XCV200实验板OUTPUTK4:3A

7、0CLKCLOCKA2INPUTK0:0A3表3.2.1XCV200实验板信号对应关系利用下表中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K0输入数据，观察LED1的输出，得到如下表K0:00000001110000000A0000000000000000K0:011111111111111-7-A011111111111111第3章编程下载与硬件测错误！未指定书签。图3.2.2测试结果利用表3-2中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K0及CLK输入数据，同时观察数据状态灯显示结果，得到如图3.2.3所示的硬件测试结果。FFQAI

8、VZ00.养峋电】存妹器Il叫明蹲i帆喀154/驾U192,m.,1HL9St1咻200,301,302”IM1?3U独g诚1的.OLB7r2Q5p206,2D?P209,167,L86,76DtkLOOMD智七嘲ODMAddrL口口HAddrK：DON215,216P217r218,220P221,222,223224,22BP223,230,231,232,234,235236,237,238p003.0D4p005,006.0D7031.,04-2,046,052.057,069,068,074020.021,02X024,023,C自027.,028009.010POI1B012.01

9、3P017P01019monpowpio?vloipipihlas147.153J18Pm.185,30111,110033.034,035,036,038.039.040,041。跖OSS,。5%跟0$工M*047063,064p口皑IMS,070,Oil,072,073079,OBDP081,082,0B4,四工086,DB7094,095,0兆，097,1DD,101,102,1D3XCV20011】JI*】1氏1瓦I第130/3邛弭139.L4I110)115,11720328,L3IJS3338.L40Q00DRAM时钟陵择行单个航冲广瓦弹艇冲CLOCKIWTF213Fl46.6编程

10、工於行理WBQBQBDQQoK4OQHOD史史史史更里里QQQQQQQQoE3:OOHg加ns仃QQQQQQQQoE:ODH(a%9104mz1QSExxxxxx口叩叩口叩;EQ:口口!归)金皇皇皇室皇皇堂QQQQQQQBoKDotnw】通信期|打开式|保存揖式|图3.2.3硬件测试结果3.2.2 结果分析对表3.2.2与表3.2.3内容进行逐一比较可知，所以得出的结果正确，这是意料中的，而其他数据组的硬件测试结果都是正确的，说明解码器的设计完全正确。-8-第3章编程下载与硬件测错误！未指定书签。附录（电路原理图）顶层设计原理图第3章编程下载与硬件测错误！未指定书签。参考文献200820011

11、,魏媛媛高晓涛计算机组成原理与设计M.武汉：武汉大学出版社,2李景华,可编程逻辑器件与EDA技术M,北京：东北大学出版社，3杜建国.VerilogHDL硬件描述语言M.北京：国防工业出版社，20044王爱英,计算机组成与结构（第4版）M,北京：清华大学出版社，20065江国强,EAD技术习题与实验M,北京：电子工业出版社，20056王冠,VerilogHDL与数字电路设计M,北京：机械工业出版社，2005-10-课程设计总结：这次组成原理课程设计虽然施老师和我说比较简单，即3/16RZI解码器，但还是花了大量的时间，原因在于开始时对XilinxFoundationF3.1软件的使用不熟悉和对自上而下的设计方法都不是很明白，特别是对这个RZI码一点不熟悉，网上也找不着资料，只能依靠老师的提示和解答。弄懂题目意思既花了俩三天，但随着课程设计的逐渐进行，整体的思路也逐渐明晰起来，开始加快了设计的进度。在整个课程设计，遇到很多问题，特别是耐性坚持的对待自己不熟悉的问题。幸运的是有指导老师耐心地给我们解答各类问题，帮助我们理解课设的内容和要求，给了我莫大的鼓舞和支持，还不断鼓舞我们既然做了就要坚持到底，最后我们把仿真，下载全弄好