VHDL八位数码管频率计课程设计

1、、课程设计要求设计一个8位数码管显示的频率计（频率分辨率为1Hz）、总体结构框图图1总体结构框图待 测 频 率系统时钟分频及控制数码管显示三、课程设计原理在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测频法，即在一定的闸门时间内测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通常采用计数器、数

2、据锁存器及控制电路实现，并通过改变计数阀门的时间长短以达到不同的测量精度；间接测频法适用于低频信号的频率测量。本次课程设计中使用的是直接测频法，即用计数器在计算机1s内输入信号周期的个数，其测频范围为0Hz-H4四、器件的选择1、装有QuartusII软件的计算机一台。2、芯片：本实验板中为EP芯片。3、EDA实验箱一个。4、下载接口是数字芯片的下载接口（JTAG主要用于FPGA芯片的数据下载5、时钟源。五、功能模块和信号仿真图以及源程序（1）系统时钟分频及控制的功能模块图及其源程序图2功能模块图作用：将试验箱上的50MHz的晶振分频，输出CLOCKIW；管提供1kHz的动态扫描频率。CNT_

3、EN输出为的信号，对频率计中的32位十进制计数器CNT10的ENA使能端进行同步控制，当TSTENH电平时允许计数，低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进锁存器REG32B中，并由外部的十进制7段数码管显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一个清零信号RST_CNT寸计数器进行清零，为下一秒的计数操作做准备。图3仿真波形图源程序如下：-分频libraryieee;usefdivwangzhengisport(clk0:instd_logic;-输入系统

4、时钟clk1:outstd_logic;-输出1hz时钟信号clk2:outstd_logic);-输出显示扫描时钟信号endfdivwangzheng;architectureaoffdivwangzhengisbeginp1:process(clk0)variablecnt:integerrange0to;一分频系数为variableff:std_logic;beginifclk0'eventandclk0='1'thenifcnt<thencnt:=cnt+1;elsecnt:=0;ff:=notff;一反向endif;endif;clk1<=ff;e

5、ndprocessp1;p2:process(clk0)variablecnn:integerrange0to999;-分频系数为499variabledd:std_logic;beginifclk0'eventandclk0='1'thenifcnn<999thencnn:=cnn+1;elsecnn:=0;dd:=notdd;-反向endif;endif;clk2<=dd;endprocessp2;enda;-测频控制器LIBRARYIEEE;USETESTCTLwanzhengISPORT(CLKK:INSTD_LOGIC;-1HzCNT_EN,RST

6、_CNT,LOAD:OUTSTD_LOGIC);ENDTESTCTLwanzheng;ARCHITECTUREbehavOFTESTCTLwanzhengISSIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;ENDPROCESS;PROCESS(CLKK,DIV2CLK)BEGINIFCLKK='0'ANDDiv2CLK='0'THENRST_CNT<='1'EL

7、SERST_CNT<='0'ENDIF;ENDPROCESS;LOAD<=NOTDIV2CLK;CNT_EN<=DIV2CLK;ENDbehav;(2) 十进制计数器的功能模块图及其源程序IH-4+II-44IIIB*II+II1«IIS41+ii+EBi41I»-iI9«I»+IIIiCMT10CLKCQ3.0)TCLRCARRYOUTENA;iinstigi|iiiH）、!gg，事1.g，,.m、k>ii«qq,w、呼口,111Hgf!.、图4功能模块图作用：当使能端为高电平，清零端为低电平时，实现十

8、进制计数功能。第一个CNT10计数输出CQ=9时，下一秒时钟上升沿到来时，将产生一个CARRY_OUTW号作为下一个CNT10的时钟信号，同时CQ清零，依次递推到8个CNT1Q当清零端为低电平，使能端为低电平时停止计数。当清零端为高电平时，计数器清零。该模块的信号仿真图如下：图5仿真波形图源程序如下：LIBRARYIEEE;USECNT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTINTEGERRANGE0TO9;CARRY_OUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavO

9、FCNT10ISSIGNALCQI:INTEGERRANGE0TO9;BEGINPROCESS(CLR,CLK,ENA)BEGINIF(CLR='1')THENCQI<=0;ELSIF(CLK'EVENTANDCLK='1')THENIF(ENA='1')THENIF(CQI=9)THENCQI<=0;CARRY_OUT<='1'ELSECQI<=CQI+1;CARRY_OUT<='0'ENDIF;ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDbeh

10、av; i- -« a+ i 4 (3) 32位锁存器的功能模块图及其源程序aa»41II»4#4i*4i回事+1i+iREG32Snl|LOADDOUT31.,0jDIN310)IIjinstI；1*-felIB-iBli-tIB+4II-S|lH$餐11*II|9-t新图6功能模块图实现方式：LOAD信号上升沿到来时将对输入到内部的CNT10计数信号进行锁存。作用：锁存信号，并将结果输出给SELTIME该模块的信号仿真图如下：图7仿真波形图源程序如下：LIBRARYIEEE;USEENTITYREG32BISPORT(LOAD:INSTD_LOGIC;DIN:

11、INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0);ENDENTITYREG32B;ARCHITECTUREbehavOFREG32BISBEGINPROCESS(LOAD,DIN)ISBEGINIFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN;ENDIF;ENDPROCESS;ENDARCHITECTUREbehav;(4)数码管扫描的功能模块图及其源程序y+喟II>«SBMI'd»+II4*fIIis-II叩IIBBb-II

12、»-£II+IIIiMiliHII-«IIIIB鼻，1Il-v：SELTIMEIj|_Li-CLKDAOUT3.0-DIN31.0SEL2.0i：IjIinsti:脂*T2.、£一.>ldBB43-BlU.IF,./I”“I*士”#"I.%图8功能模块图作用：锁存信号输出DIN31.0,然后由SELTIMB!行扫描/&出，当SE/T000”时选通第一个CNT1Q输出到LED7进行译码输出。依次类推。图9仿真波形图源程序如下:LIBRARYIEEE;USESELTIMEISPORT(CLK:INSTD_LOGIC;DIN:INSTD

13、_LOGIC_VECTOR(31DOWNTO0);DAOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);SEL:OUTSTD_LOGIC_VECTOR(2DOWNTO0);ENDSELTIME;ARCHITECTUREbehavOFSELTIMEISSIGNALSEC:STD_LOGIC_VECTOR(2DOWNTO0);BEGINPROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1')THENIF(SEC="111")THENSEC<="000"ELSESEC<=SEC+1;

14、ENDIF;ENDIF;ENDPROCESS;PROCESS(SEC,DIN(31DOWNTO0)BEGINCASESECISWHEN"000"=>DAOUT<=DIN(3DOWNTO0);WHEN"001"=>DAOUT<=DIN(7DOWNTO4);WHEN"010"=>DAOUT<=DIN(11DOWNTO8);WHEN"011"=>DAOUT<=DIN(15DOWNTO12);WHEN"100"=>DAOUT<=DIN(19DO

15、WNTO16);WHEN"101"=>DAOUT<=DIN(23DOWNTO20);WHEN"110"=>DAOUT<=DIN(27DOWNTO24);WHEN"111"=>DAOUT<=DIN(31DOWNTO28);WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;SEL<=SEC;ENDbehav;(5)七段数码管译码显示的功能模块图及其源程序aBiniiH!*irnainn!&sLED71:DIN3,0DOUT6.QTinst图10功能模块图作用：将

16、实验结果使用数码管直观的显示出来该模块的信号仿真图如下：JT5抽FsDTS；.X3/4J一"T.M19：IEOMi：DL1L11J1JlOlHLEXWD1L1L)HC0110J1100101f：11ILOLI0：D0tllHILLE(U0C11J|1二".II1111111Illi111IIllllllIIIIIDIIIIIII|IIH111IR1111"1111110111113-555U加21.75 ns |卜 Jcirter097ns Irtavd-$ 战EndGil 隔 nm璇归2图11仿真波形图源程序如下：LIBRARYIEEE;USELED7ISPOR

17、T(DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0);ENDLED7;ARCHITECTUREbehavOFLED7IS-SIGNALLED7:STD_LOGIC_VECTOR(6DOWNTO0);BEGINPROCESS(DIN)BEGINCASEDINISWHEN"0000"=>DOUT<="0111111"WHEN"0001"=>DOUT<="0000110"WHEN"0010"=

18、>DOUT<="1011011"WHEN"0011"=>DOUT<="1001111"WHEN"0100"=>DOUT<="1100110"WHEN"0101"=>DOUT<="1101101"WHEN"0110"=>DOUT<="1111101"WHEN"0111"=>DOUT<="0000111"WHE

19、N"1000"=>DOUT<="1111111"WHEN"1001"=>DOUT<="1101111"WHEN"1010"=>DOUT<="1110111"WHEN"1011"=>DOUT<="1111100"WHEN"1100"=>DOUT<="0111001"WHEN"1101"=>DOUT<=&quo

20、t;1011110"WHEN"1110"=>DOUT<="1111001"WHEN"1111"=>DOUT<="1110001"WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREbehav;(6)3-8译码器的功能模块图及其源程序J*I1-qI»+Hi*II-bI»4+I»4II»4II+II*IIHII*fiB9*11MjLS138j;-i1Q2.0D7.O：dp;iinst：?!*

21、，LB咤i,vy*8/1ii，FH4、b*寸*#¥,7f*,图12功能模块图作用：利用3-8译码器将数码管的位选信号选通。该模块的信号仿真图如下：kldsiHTheEar1喀eJ*Ajniei：27.6im|27BmeStdtEndkST明正“愫产m斯股“sf窜一再一而.石淞第一叫苜jT|mwuf赚mi:工厂&io】：止.厂F：西X.口皿.福4|向itfonjkSTH!dooioojoJfotooiiio-oItaDDuinojQcqicta)_¥do：Mbofol耐(n(i丁口ftnicoohdii二1aotano如与迎J|：1，II图13仿真波形图源程序如下：L

22、IBRARYIEEE;USELS138ISPORT(Q:INSTD_LOGIC_VECTOR(2DOWNTO0);D:OUTSTD_LOGIC_VECTOR(7DOWNTO0);dp:OUTSTD_LOGIC);ENDLS138;ARCHITECTUREbehavOFLS138ISBEGINWITHQSELECTD<=""WHEN"000",""WHEN"001",""WHEN"010",""WHEN"011","&qu

23、ot;WHEN"100",""WHEN"101",""WHEN"110","01111111"wHEN"111",""WHENOTHERS;WITHQSELECTdp<='1'WHEN"001",'0'WHENOTHERS;ENDbehav;顶层模块图UaJCfDCLip-中cutCUDLTXH0K加宜小金:；耳-M：.；1rl>rrsTiiri斗、-1二学.g-图14总体设计顶层模块图本次课程设计的时钟信号由试验箱上面的5MHz的晶振提供，经过系统时钟和控制模块后分别产生和10kHz的脉冲信号的脉冲信号十进制计数器的使能信号，使计数器统计出待测信号在1s脉宽之间的脉冲数目。再由计数模块将测得的信号传送给数码管显示部分，通过译码模块产生可以在数码管上显示的BCD码。而1kHz是作为数码管动态扫描的频率，由于人的视觉暂留现象，频率较高时，数码管看起来就是连续发光。本设计中使个位显示为数码管的小数点后面一位，由此实现了频率分辨率为1Hz的频率计设计。结论EDA技术是电子设计的发展趋势，利用EDA工具可以代替设计者完成电子系统设计中的大部分工作。E