第05章微型计算机存储器接口技术

1、第五章 微型计算机存储器接口技术5.1 存储器概述 存储器是微型计算机系统中用来存放程序和数据的基本存储器是微型计算机系统中用来存放程序和数据的基本单元或设备。单元或设备。一、存储器的分类一、存储器的分类按存储介质分：按存储介质分：半导体存储器半导体存储器、磁介质存储器和光存储器。、磁介质存储器和光存储器。按存储器与按存储器与cpu的耦合程度分：内存和外存的耦合程度分：内存和外存1.1.半导体存储器的分类半导体存储器的分类 a. a. 双极型存储器双极型存储器; ; b. MOS b. MOS型存储器型存储器2.2.按存取方式分类按存取方式分类（1 1）随机存取存储器）随机存取存储器RAMRA

2、M a. a. 静态静态RAM RAM b. b. 动态动态RAMRAM(一一) 半导体存储器的分类及特点半导体存储器的分类及特点（2 2）只读存储器）只读存储器ROMROMa. a. 掩模式掩模式ROMROM； b. b. 熔炼式可编程的熔炼式可编程的PROMPROM，c. c. 可用紫外线擦除、可编程的可用紫外线擦除、可编程的EPROM;EPROM;d. d. 可用电擦除、可编程的可用电擦除、可编程的E E2 2PROMPROM等。等。e. e. 闪速存储器（闪速存储器（Flash MemoryFlash Memory）：简称闪存）：简称闪存闪存：闪存：Flash MemoryFlash

3、Memory特点特点：非易失性存储器， 可在系统电可擦除和可重复编程闪速存储器的技术分类闪速存储器的技术分类：全球闪速存储器的主要供应商有AMD、ATMEL、Fujistu、Hitachi、Hyundai、Intel、Micron、Mitsubishi、Samsung、SST、SHARP、TOSHIBA，由于各自技术架构的不同，分为几大阵营。 NOR技术技术NANDAND技术技术由由EEPROM派生的闪速存储器派生的闪速存储器3.按在微机系统中位置分类按在微机系统中位置分类 1.1.存储容量存储容量 存储容量是指存储器所存储容量是指存储器所能存储二进制数码的数量能存储二进制数码的数量，存储容量

4、存储容量= =存储字数存储字数( (存储单元数存储单元数) ) 存储字长存储字长( (每单元的比特数每单元的比特数) )例如，某存储芯片的容量为例如，某存储芯片的容量为102410244 4，即该芯片有，即该芯片有10241024个存储单元，每个存储单元，每个单元个单元4 4位代码。位代码。2.2.存取速度存取速度 存取时间是存取时间是指从启动一次存储器操作到完成该操作所经历的时间指从启动一次存储器操作到完成该操作所经历的时间，也称为访问时间也称为访问时间。存取速度也可用存取周期或数据传输速率来描述存取速度也可用存取周期或数据传输速率来描述. .二、存储器的主要性能指标二、存储器的主要性能指标

5、 衡量半导体存储器性能的主要指标有衡量半导体存储器性能的主要指标有存储容量、存存储容量、存取速度、功耗和可靠性取速度、功耗和可靠性。3.3.功耗和体积功耗和体积 功耗通常是指每个存储元消耗功率的大小，单位功耗通常是指每个存储元消耗功率的大小，单位为微瓦为微瓦/ /位（位（W/W/位）或者毫瓦位）或者毫瓦/ /位（位（mW/mW/位）位） 体积和功耗越小越好体积和功耗越小越好. .4.4.可靠性可靠性 可靠性一般是指对电磁场及温度变化等的抗干扰可靠性一般是指对电磁场及温度变化等的抗干扰能力，一般平均无故障时间为数千小时以上。能力，一般平均无故障时间为数千小时以上。三、内存的基本组成三、内存的基本

6、组成地址译码器存储矩阵数据缓冲器012n-101m控制逻辑CSR/Wn位地址m位数据图6.2 存储芯片组成示意图 地址译码器： 接收来自CPU的n位地址，经译码后产生2n个地址选择信号，实现对片内存储单元的选址。 控制逻辑电路： 接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。 数据缓冲器： 寄存来自CPU的写入数据或从存储体内读出的数据。 存储体： 是存储芯片的主体，由基本存储元按照一定的排列规律构成。一、静态一、静态RAMRAM RAM 通常用来存储当前运行的程序和在程序通常用来存储当前运行的程序和在程序运行过程中需要改动的数据。相对于运行过程中需

7、要改动的数据。相对于DRAM, SRAM具有速度快，接口简单、读写操作简便等具有速度快，接口简单、读写操作简便等特点，但其存储容量下，价格也偏高，故通常在特点，但其存储容量下，价格也偏高，故通常在多级存储系统中被用于构成多级存储系统中被用于构成cache存储器。存储器。5.2 5.2 随机存储器随机存储器 A0A7：地址信号的输入引脚，用来分时接收CPU送来的8位行、列地址； RAS：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。当为低电平时，表明芯片当前接收的是行地址； CAS：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是列地址(此时应保持为低电平)；WE ： 写允许控制

8、信号输入引脚，当其为低电平时，执行写操作；否则，执行读操作。 DIN：数据输入引脚； DOUT：数据输出引脚； VDD：十5V电源引脚； Css：地； N/C：未用引脚 NCCINWERASRASA0A1A2ADD182164DRAM169VSSCASDOUTA6A3A4A5A7引脚排列图二、二、DRAM1.1.芯片特性芯片特性 Intel 2164是一种存储容是一种存储容量为量为64K64K1 1位、最大存取位、最大存取时间为时间为200ns200ns、刷新时间、刷新时间间隔为间隔为2ms2ms的的DRAMDRAM芯片。芯片。2.2.接口方法接口方法 DRAMDRAM控制器一般由如下部分组成

9、：控制器一般由如下部分组成： 地址多路开关：地址多路开关： 由于要向由于要向DRAMDRAM芯片分时送出行地址和列地址，所以必须具有芯片分时送出行地址和列地址，所以必须具有多路开关，把来自多路开关，把来自CPUCPU的地址变成行地址和列地址分两次送出。的地址变成行地址和列地址分两次送出。 刷新定时器：刷新定时器： 用来定时提供刷新请求。用来定时提供刷新请求。 刷新地址计数器：刷新地址计数器： 提供刷新的地址，每刷新一行，计数器自动加提供刷新的地址，每刷新一行，计数器自动加1 1，全部行刷，全部行刷新一遍后自动归零，重复刷新过程。新一遍后自动归零，重复刷新过程。 仲裁电路：仲裁电路： 当来自当来

10、自CPUCPU的访问存储器请求和来自刷新的访问存储器请求和来自刷新定时器的刷新请求同时产生时，对二者的优定时器的刷新请求同时产生时，对二者的优先权进行裁定。先权进行裁定。 时序发生器：时序发生器： 提供行地址选通信号提供行地址选通信号RASRAS、列地址选通信、列地址选通信号号CASCAS和写允许信号和写允许信号WEWE，以满足对存储器进行，以满足对存储器进行访问及对芯片进行刷新的要求。访问及对芯片进行刷新的要求。三、存储器扩展技术 对于存储体中存储单元的排列方式，通常分为字对于存储体中存储单元的排列方式，通常分为字结构方式和位结构方式两种。结构方式和位结构方式两种。字结构方式：字结构方式：指

11、芯片上所有的存储元排列成不同的存储单元，指芯片上所有的存储元排列成不同的存储单元，每个单元一个字，每个字的各位在同一芯片内。如：每个单元一个字，每个字的各位在同一芯片内。如：1K*8位结构方式：位结构方式：指芯片上所有的存储元排列成不同的存储单元，每指芯片上所有的存储元排列成不同的存储单元，每个单元一位，即所有存储元排列成不同字的同一位。如：个单元一位，即所有存储元排列成不同字的同一位。如：8K*1例例1 用用1K4的的2114芯片构成芯片构成lKB B的存储器系统的存储器系统 分析：分析： 由于每个芯片的容量为由于每个芯片的容量为1K，故满足存储器系统的容，故满足存储器系统的容量要求。但由于

12、每个芯片只能提供量要求。但由于每个芯片只能提供4位数据，故需用位数据，故需用2片这片这样的芯片，它们分别提供样的芯片，它们分别提供4位数据至系统的数据总线，以满位数据至系统的数据总线，以满足存储器系统的字长要求。足存储器系统的字长要求。 设计要点设计要点：将每个芯片的将每个芯片的10位地址线按引脚名称一一并联，按位地址线按引脚名称一一并联，按次序逐根接至系统地址总线的低次序逐根接至系统地址总线的低10位。位。数据线则按芯片编号连接，数据线则按芯片编号连接，1号芯片的号芯片的4位数据线依位数据线依次接至系统数据总线的次接至系统数据总线的D0-D3，2号芯片的号芯片的4位数据位数据线依次接至系统数

13、据总线的线依次接至系统数据总线的D4-D7。两个芯片的两个芯片的WE端并在一起后接至系统控制总线的端并在一起后接至系统控制总线的存储器写信号（如存储器写信号（如CPU为为8086/8088，也可由和，也可由和M或或IO/的组合来承担）。的组合来承担）。 CSCS引脚也分别并联后接至地址译码器的输出，而地引脚也分别并联后接至地址译码器的输出，而地址译码器的输入则由系统地址总线的高位来承担。址译码器的输入则由系统地址总线的高位来承担。 A11A10译码器A9A9A0A0W RW EI/OI/OCS2114 (1).D0D3D4D7A9A0W EI/OI/OCS2114 (2). . . . .80

14、88Y0M /IO 当存储器工作时，系统根据高位地址的译码同时选中两个当存储器工作时，系统根据高位地址的译码同时选中两个芯片，而地址码的低位也同时到达每一个芯片，从而选中它们芯片，而地址码的低位也同时到达每一个芯片，从而选中它们的同一个单元。在读的同一个单元。在读/写信号的作用下，两个芯片的数据同时读写信号的作用下，两个芯片的数据同时读出，送上系统数据总线，产生一个字节的输出，或者同时将来出，送上系统数据总线，产生一个字节的输出，或者同时将来自数据总线上的字节数据写入存储器。自数据总线上的字节数据写入存储器。 目前广泛使用的典型EPROM芯片有Intel公司生产的2716、2732、2764、

15、27128、27256、27512等; n其容量分别为2K8位至64K8,512K8 位;n封装形式:前两种为24脚双列可直插式封装，后几种为28脚双列直插式封装。5.3 只读存储器只读存储器一、可擦除可编程的一、可擦除可编程的ROM EEPROM的读写操作与的读写操作与SRAM, EPROM基基本相同，不过变成写入的时间较长，写入一个本相同，不过变成写入的时间较长，写入一个字节需字节需1-5ms。在大量的内容需要修改时，花费。在大量的内容需要修改时，花费时间较多。时间较多。 因因EEPROM是非易失存储器，而且可以在线是非易失存储器，而且可以在线擦除和写入，因而非常适合在嵌入式系统中用擦除和

16、写入，因而非常适合在嵌入式系统中用于一些偶尔需要修改的少量的参数。于一些偶尔需要修改的少量的参数。二、电可擦除可编程的二、电可擦除可编程的ROM三、三、 闪速存储器闪速存储器1、闪存的组织结构、闪存的组织结构闪存有两种组织结构：按页面组织和按区块组织。闪存有两种组织结构：按页面组织和按区块组织。 按页面组织：按页面组织的闪存，其内部有一页缓按页面组织：按页面组织的闪存，其内部有一页缓存。闪存的存储体按页面组织，页缓存的大小与存存。闪存的存储体按页面组织，页缓存的大小与存储体的页大小一致，速度快。储体的页大小一致，速度快。 按区块组织：按区块组织的闪存，提供字节、区块按区块组织：按区块组织的闪存

17、，提供字节、区块和芯片擦除能力，编程较灵活。和芯片擦除能力，编程较灵活。 在微型系统中，CPU对存储器进行读写操作，首先首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然然后后通过控制总线发出相应的读/写控制信号，最后最后才能在数据总线上进行数据交换。所以，存储器芯片与CPU之间的连接，实质上就是其与系统总线的连接，包括： 地址线的连接； 数据线的连接； 控制线的连接；在连接中要考虑的问题有以下几个方面： 5.4 存储器与存储器与CPU的连接的连接一、存储器接口应考虑的几个问题1. 存储器与CPU之间的时序配合 CPU在取址和存储器读或写操作时，是有固定时序的，用户要根据这些来确

18、定对存储器存取速度的要求，或在存储器已经确定的情况下，考虑是否需要Tw周期，以及如何实现。 2. CPU总线负载能力; 在设计CPU芯片时，一般考虑其输出线的直流负载能力，为带一个TTL负载。现在的存储器一般都为现在的存储器一般都为MOS电路，直电路，直流负载很小，主要的负载是电容负载流负载很小，主要的负载是电容负载，故在小型系统中，CPU是可以直接与存储器相连的，而较大的系统中，若CPU的负载能力不能满足要求，可以（就要考虑CPU能否带得动，需要时就要加上缓冲器，）由缓冲器的输出再带负载。 3. 存储芯片的选用：包括存储器容量及存储器空间的安排 内存通常分为RAM和ROM两大部分，而RAM又

19、分为系统区(即机器的监控程序或操作系统占用的区域)和用户区，用户区又要分成数据区和程序区，ROM的分配也类似，所以内存的地址分配是一个重要的问题。另外，目前生产的存储器芯片，单片的容量仍然是有限的，通常总是要由许多片才能组成一个存储器，这里就有一个如何产生片选信号的问题。 芯片类型的选用 芯片型号的选用4 数据总线宽度数据总线宽度也是存储器结构的决定因素。数据总线宽度也是存储器结构的决定因素。如：对如：对8位数据总线的系统，其存储空间是一个存储体，位数据总线的系统，其存储空间是一个存储体，每个存储单元存放每个存储单元存放1个字节，存储芯片内存储器地址是连个字节，存储芯片内存储器地址是连续的；续

20、的；对对16位数据总线的系统，存储空间被分为两个存储体，偶位数据总线的系统，存储空间被分为两个存储体，偶存储体占用偶存储空间，奇存储体占用奇存储空间，而每存储体占用偶存储空间，奇存储体占用奇存储空间，而每个存储体地址空间是不连续的。个存储体地址空间是不连续的。二、存储器地址译码方法1.片选控制的译码方法 常用的片选控制译码方法有线选法、全译码法、部分译码法和混合译码法等。 存储器的地址译码是任何存储系统设计的核心，目的是保证CPU能对所有存储单元实现正确寻址。 存储器的地址译码被分为片选控制译码片选控制译码和片内地址译码片内地址译码两部分。（1）1KBCS（2）1KBCS（3）1KBCS（3）

21、1KBCS1111A10A11A13A12A0A9图5.4 线选结构示意图（1 1）线选法）线选法 当存储器容量不大，所使用的存储芯片数量不多，而CPU寻址空间远远大于存储器容量时，可用高位地址线直接作为存储芯片的片选信号，每一根地址线选通一块芯片，这种方法称为线选法。优点优点：连线简单，片选控制无需专门的译码电路。连线简单，片选控制无需专门的译码电路。缺点缺点：（1）当存在空闲地址线时，由于空闲地址线可随）当存在空闲地址线时，由于空闲地址线可随意取值意取值1或或0，故将导致地址重叠。，故将导致地址重叠。 （2）整个存储器地址分布不连续，使可寻址范围）整个存储器地址分布不连续，使可寻址范围减小

22、。减小。（2 2）全译码法）全译码法 将低位地址总线直接与各芯片的地址线相连，高位地址总线全部经译码后作为各芯片的片选信号。 8KB(2)CS 8KB(1)CS 8KB(8)CS 3-8译码器A0A12A13A15Y0Y1Y7图5.5 全译码法结构示意图. 全译码法可以提供对全存储空间的寻址能力。当存储器容量全译码法可以提供对全存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的空闲下来，以便需要时扩充作为片选控制，多余的空闲下来，以便需要时扩充. .优点：优点：存储器的地址是连续的

23、且唯一确定的，即无地址间存储器的地址是连续的且唯一确定的，即无地址间 断和地址重叠。断和地址重叠。（3 3）部分译码法）部分译码法 将高位地址线中的一部分进行译码，产生片选信号。常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。 8KB(2)CS 8KB(1)CS 8KB(3)CS 2-4译码器A0A12A13A14Y0Y1Y4 8KB(4)CSA15(不参加译码）(4) (4) 混合译码法混合译码法 将线选法与部分译码法相结合的一种方法。该法将用于片选控制的高位地址分为两组，其中一组的地址采用部分译码法，经译码后的每一个输出作为一块芯片的片选信号；另一组地址则采用线选法，每一位地址线作为一块芯片的片选信号。 2KB(8)CS 2KB(1)CS 2KB(9)CS 3-8译码器A0A10A11A13Y0Y1Y7 2KB(10)CSA15.11A14缺点：缺点：与线选法相同，存在地址重叠和地址不连续的问题。与线选法相同，存在地址重叠和地址不连续的问题。2、地址译码电路的设计 存储器地址译码电路的设计一般遵循如下步骤： 根据系统中实际存储器容量，确定存储器在整个寻址空间中的位置； 根据所选用存储芯片的容量，画出地址分配图或列出地址分配表； 根据地址分配图或分配表确定译码方法并画出