EDA实验一3-8译码器的设计

1、精选优质文档-倾情为你奉上电子设计自动化实验报告实验一 实验名称：译码器的设计专业及班级： 姓名： 学号： 一、实验目的：1. 掌握组合逻辑电路的设计方法。2. 掌握VHDL语言的基本结构及设计的输入方法。3. 掌握VHDL语言的基本描述语句的使用方法。二、实验步骤（附源代码及仿真结果图）：1. 建立工程，Quartus II -File-New project wizard（注意工程目录中不能出现中文字符，不能建立在桌面上）；弹出窗口如图2-3所示。图2-3 New Project Wizard 窗口2. 点击next，在出现的对话框中输入如下项目信息：a. 项目路径，如：D:EDA exp

2、erimentdecoder38;b. 项目名称，如：decoder38。如图2-4所示：图2-4 项目路径和项目名称对话框3. 点击2次next后，出现如图2-5所示的对话框：a. Device family中选择Cyclone IV E;b. Available devices中选择EP4CE115F29C7.图2-5 器件选择窗口4. 点击next后，出现EDA工具设置对话框。在Simulation一行中，Tool Name选择ModelSim-Altera，Fomat(s)选择VHDL，如图2-6所示。图2-6 EDA工具设置对话框5. 点击next，出现如图2-7所示的对话框：图2-

3、7 新建项目汇总对话框6. 点击Finish后，出现如图2-8所示的界面：图2-8 decoder38项目界面7. 点击File->New->VHDL File，如图2-9所示。点击ok关闭对话框。图2-9 新建VHDL文件窗口8. 在文本编辑框内键入如下程序：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder38 ISPORT(A, B,C,G1,G2A,G2B: INSTD_LOGIC;Y: OUTSTD_LOGIC_VECTOR(7 DOWNTO 0);END decoder38;ARCHITECTURE Behav

4、ior OF decoder38 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINindata <= C&B&A;PROCESS (indata, G1, G2A,G2B)BEGINIF (G1='1' AND G2A='0' AND G2B='0') THENCASE indata ISWHEN "000"=>Y<=""WHEN "001"=>Y<=""WHEN &q

5、uot;010"=>Y<=""WHEN "011"=>Y<=""WHEN "100"=>Y<=""WHEN "101"=>Y<=""WHEN "110"=>Y<=""WHEN "111"=>Y<=""WHEN OTHERS =>Y<="XXXXXXXX"END CA

6、SE;ELSEY<=""END IF;END PROCESS;END Behavior;9. 将文件保存为decoder38.vhd后，开始编译，点击Processing->Start Compilation，编译成功后，出现如图2-10所示界面：图2-10 编译成功界面10. 再次新建一个vhdl文件，键入如下的modelsim测试程序：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder38_tb ISEND decoder38_tb;ARCHITECTURE Behavior OF decoder3

7、8_tb IS COMPONENT decoder38 PORT ( A,B,C,G1,G2A,G2B: INSTD_LOGIC; Y: OUTSTD_LOGIC_VECTOR(7 DOWNTO 0); END COMPONENT; SIGNAL A: STD_LOGIC:='0' SIGNAL B : STD_LOGIC:='0' SIGNAL C: STD_LOGIC:='0' SIGNAL G1: STD_LOGIC:='1' SIGNAL G2A: STD_LOGIC:='0' SIGNAL G2B: ST

8、D_LOGIC:='0' SIGNAL Y: STD_LOGIC_VECTOR(7 DOWNTO 0); CONSTANT CLK_PERIOD: TIME:=10ns; BEGIN A<=not A after CLK_PERIOD; B<=not B after 20ns; C<=not C after 40ns; U1: decoder38 port map(A=>A,B=>B,C=>C,G1=>G1,G2A=>G2A,G2B=>G2B,Y=>Y); END behavior;11. 将文件保存为decoder3

9、8_tb.vhd，编译通过。12. 点击Tools->Options->General->EDA Tool Options,在ModelSim-Altera下，选择你安装ModelSim-Altera的文件夹下的win32aloem文件夹，如图2-11所示。点ok退出对话框。图2-11 选项对话框13. 点击Tools->Run Simulation Tools-> RTL Simulation，调出ModelSim- Altera软件，如图2-12所示。图2-12 ModelSim-Altera界面14.在ModelSim-Altera界面下, 选择File-&

10、gt;New->Project，出现如图2-13所示的对话框：图2-13 新建项目对话框输入项目名称，如decoder，点击ok出现如图2-14所示的界面。图2-14 添加到项目界面15.选择Add Existing File,将源代码decoder38.vhd和测试文件decoder38_tb.vhd一同加入项目。添加文件类型选择VHDL，添加界面如图2-15所示：图2-15 添加文件界面16.点击Compile->Compile All。17.在Library标签栏下，展开work下的decoder38_tb,如图2-16所示。双击behavior，将自动进入仿真界面，如图2-

11、17所示。图2-16 library界面图2-17 ModelSim-Altera仿真界面18.点击Simulate->Runtime Options，弹出对话框如图2-18所示。在Default Run文本框中，输入100ms。图2-18 Runtime Options对话框19. 在屏幕中间object标签栏中选择所有要观察的信号，右键，Add->To Wave->Selected Signals，点击工具栏中的Run图标，可以观测到仿真结果，如图2-19所示。可以通过工具栏中的Zoom In，Zoom Out对仿真窗口进行调节。图2-19 三八译码器仿真结果20. 分配

12、管脚：在Quartus II界面下，点击Processing->Start->Start Analysis & Elaboration，在弹出的对话框中点击ok。21. 点击Assignments->Pin Planner，打开Pin Planner对话框，如图2-20所示。图2-20 Pin Planner 对话框22. 分别用SW0、SW1、SW2三个拨码开关对应A、B、C三个输入信号，SW3、SW4、SW5对应G1、G2A、G2B三个输入信号，LEDR0LEDR7分别对应Y0Y78个输出信号，查表1和表3，分配好引脚号，如图2-21所示。图2-21 引脚分配界面

13、23. 将提供的USB电缆线一端接到DE2-115开发板的USB Blaster端口，一端连接计算机的USB接口，连接12V电源，然后开启DE2-115电源开关。24. 点击Tools->Programmer，打开Programmer界面，如图2-22所示。图2-22 Programmer界面25. 点击Hardware Setup，弹出如图2-23所示对话框。在Currently selected hardware下拉菜单中选择USB-BlasterUSB-0。点击Close关闭对话框图2-23 Hardware Setup对话框26. 如果Programmer对话框中没有decode

14、r38.sof，点击Add File按钮，在项目路径下选择decoder38.sof。27. 点击start，将sof文件载入到FPGA芯片中。从而完成整个设计过程。如图2-24所示。图2-24 将程序载入FPGA成功界面28在DE2-115开发板上通过拨码开关和LED灯验证整个设计的有效性。要注意的是，闲置的管脚一定要置输入三态（As input tri-stated）。因为必须确保该开发板当前没用到的Flash芯片与FPGA之间以高阻态相隔，否则会发生损坏芯片的危险！如果一开始开发板上所有LED灯都是亮的话，可按以下步骤进行处理： a. 点击Assignments->Device，在弹出的对话框中点击Device and Pin Options; b. 选择Unused Pins，在Reserve all unused pins下拉菜单中选择As input tri-stated。点击ok两次关闭对话框。 c. 重新编译，下载。三、实验中发现的问题：1、程序代码输入后，但是编译有错误，经检查后发现在该语句Y: OUTSTD_LOGIC_VECTOR(7 DOWNTO 0)中最后有两个括号，但是因为马虎，少输入一个括号导致