多功能数字钟的设计及制作

1、-目 录摘 要11数字钟的构造设计及方案选择11.1振荡器的选择11.2计数单元的构成及选择11.3译码显示单元的构成选择11.4校时单元电路设计及选择12 数字钟单元电路的设计12.1振荡器电路设计12.2时间计数单元设计12.2.1集成异步计数器74LS39012.2.2 用74LS390构成秒和分计数器电路12.2.3用74LS390构成时计数器电路12.2.4 时间计数单元总电路12.3译码显示单元电路设计12.4 校时单元电路设计12.5整点报时单元电路设计.13 数字钟的实现电路及其工作原理14电路的搭建与调试15完毕语1参考文献1附录1：1. z-摘 要数字钟被广泛用于个人家庭及

2、公共场所,成为人们日常生活中的必需品。诸如定时自动报警、按时自动打铃、定时播送、自动起闭路灯、定时开关烘箱、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为根底的。因此，研究数字钟及扩大其应用，有着非常现实的意。数字电子钟，从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。数字电子钟有以下几局部组成：振荡器，分频器，60进制的秒、分计时器和12进制计时计数器，秒、分、时的译码显示局部及校正电路等。关键词：数字钟 555多谐振荡器 计数器 74LS390 74LS48数字电子时钟的设计及制作1数字钟的构造设计及方案选择数字钟实际上是一个对标准频率(1HZ)进展计数的计数

3、电路。主要由振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，通常使用石英晶体震荡器，然后经过分频器输出标准秒脉冲，或者由555构成的多谐振荡器来直接产生1HZ的脉冲信号。秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“12翻1规律计数。计数器的输出分别经译码器送显示器显示。由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路，当计时出现误差时，可以用校时电路校时、校分。如图 1-1所示为数字钟电路系统的组成框图。图1-1数字钟电路系统的组成框图方案一：首先构成一个NE555定时器产生震荡周

4、期为0.5秒的标准秒脉冲，在加一个74ls74分频电路。由74LS390采用清零法分别组成六十进制的秒计数器、六十进制分计数器、十二进制时计数器。使用74ls74d的输出作为秒记数器的CP脉冲，把秒记数器地进位输出作为分记数器地CP脉冲，分记数器的进位输出作为时记数器的CP脉冲。使用74LS48为驱动器，共阴极数码管作为显示器,再以根本RS锁存器构成校时电路。方案二：首先构成一个由石英晶体振荡器和由CD4060构成的分频器构成的产生震荡周期为一秒的标准秒脉冲，由CD4518采用清零法分别组成六十进制的秒计数器、六十进制分计数器、十二进制时计数器。使用由石英晶体振荡器和由CD4060构成的分频器

5、构成的产生震荡周期为一秒的标准秒脉冲，把秒计数器地进位输出作为分计数器的CP脉冲，分计数器的进位输出作为时计数器的CP脉冲。使用CD4511为驱动器，共阴极数码管作为显示器。本次设计中我选用方案一进展设计。1.1振荡器的选择方案一：采用石英晶体振荡器。石英晶体振荡器具有体积小、重量轻、可靠性高、频率稳定度高等优点。其具有极高的频率稳定性主要用在要求频率十分稳定的振荡电路中作谐振元件但本钱相对较高。 方案二：采用555多谐振荡器。555多谐振荡器只需简单的电阻器、电容器即可完成特定的振荡延时作用。其延时围极广可由几微秒至几小时之久。其操作电源围广可与TTL、CMOS等逻辑电路配合，它的计时准确度

6、高、温度稳定度佳且本钱较低。 综上所述分析应选方案二555多谐振荡器做数字钟的核心。1.2计数单元的构成及选择时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。计数单元可选择异步十进制计数器74LS390，异步十进制计数器74LS90，双时钟同步加减计数器74LS192都可以很容易构成十进制，十二进制，二十四进制，六十进制分频器。方案一：采用CMOS电路。CMOS电路是一种低功耗器件。虽功耗低但是当电流过大时会烧毁芯片并且S电路的速度慢传输

7、延迟时间长(25-50ns)。 方案二:采用TTL电路。TTL电路是电流控制器件TTL电路的速度快传输延迟时间短(5-10ns)能到达很好的精度。 通过以上两种方案的比较应选方案二。在设计中我选择74LS390。1.3译码显示单元的构成选择译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。显示电路的组成主要是数码管，数码管由7个发光二极管组成，行成一个日字形，它门可以共阴极，也可以共阳极，本设计中为共阴极七段显示LED数码管。可采用74LS47，74LS48,CD4511等集成电路将BCD码译成段码发送给7段发光二极管数码管，当然

8、要选择相配的共阴极或共阳极译码驱动器。方案一：使用CD4511和LG5011AH。方案二：选择74LS48和TLG342。在这个电路中我选择了74LS48+数码显示管。1.4校时单元电路设计及选择当重新接通电源或走时出现误差时都需要对时间进展校正，所以数字钟应具有分校正和时校正功能。对校时电路的要：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。手动产生单次脉冲作校时脉冲，即每拨动校时开关一个来回，计数器计数一次，屡次拨动开关就可以进展准确校时。在设计中我选用根本SR锁存器进展设计校时电路，因为在校时时可能会出现抖动现象使结果不准确，根本SR锁存器既简单方便又可以消除这

9、个现象。2 数字钟单元电路的设计2.1振荡器电路设计多谐振荡器是能产生矩形波的一种自激振荡器电路，由于矩形波中除基波外还含有丰富的高次谐波，故称为多谐振荡器。多谐振荡器没有稳态，只有两个暂稳态，在自身因素的作用下，电路就在两个暂稳态之间来回转换，故又称它为无稳态电路。由555定时器构成的多谐振荡器如图1所示，R1，R2和C是外接定时元件，电路中将高电平触发端6脚和低电平触发端2脚并接后接到R2和C的连接处，将放电端7脚接到R1，R2的连接处。由于接通电源瞬间，电容C来不及充电，电容器两端电压UC为低电平，小于1/3VCC，故高电平触发端与低电平触发端均为低电平，输出UO为高电平，放电管VT截止

10、。这时，电源经R1，R2对电容C充电，使电压UC按指数规律上升，当UC上升到2/3VCC时，输出UO为低电平，放电管VT导通，把UC从1/3VCC上升到2/3VCC这段时间电路的状态称为第一暂稳态，其维持时间TPH的长短与电容的充电时间有关。时间常数T=0.7R12R2C。不难理解，接通电源后，电路就在两个暂稳态之间来回翻转，则输出可得矩形波。其原理图如图2-1：图2-1 用555定时器组成振荡器的电路2.2时间计数单元设计时间计数单元由时计数、分计数和秒计数等几个局部组成。时计数单元为12数器计数，其输出为两位8421BCD码形式，分计数和秒计数单元为60进制计数器，其输出也为8421BCD

11、码。本实验采取了用两块74LS390芯片进展级联来产生60进制和12进制计数器。2.2.1集成异步计数器74LS39074LS390是双十进制计数器，具有双时钟输入，并具有下降沿触发、异步清零、二进制、五进制、十进制计数等功能。如图2-2为74LS390引脚图，表2.1为74LS390的功能表。图2-2 74LS390引脚图表2-2 74LS390功能表1异步清零：CR为高电平时直接清0，与CP信号无关即异步清零。2二进制计数器：CP接ACP端，为下降沿触发，0Q有相应的状态变化01。3五进制计数器：CP接BCP端，为下降沿触发，3Q2Q1Q三个输出端有相应的状态变化000100。4十进制计数

12、器：将0Q直接与BCP相连接，由ACP作输入脉冲可构成8421BCD码十进制计数器。2.2.2 用74LS390构成秒和分计数器电路秒个位计数单元为10计数器，无需进制转换，只需将QA与INB相连即可。INA与1HZ秒输入信号相连，Q3可作为进位信号与十位计数单元的INA相连。秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器转换为6进制计数器的电路连接方法为：将Q1，Q2和一个与门相连接，与门输出到MR即可实现异步清0实现6进制。Q2可作为进位信号与分个位的计数单元的CKA相连，如图2-3所示。图2-3 秒和分计数器的连接电路图分个位和分十位计数单元电路构造分别与秒个位和秒十位计数

13、单元完全一样，也是分个位计数单元的Q3作为进位信号与分十位计数单元的CKA相连，分十位计数单元的Q2作为进位信号应与时个位计数单元的CKB相连。秒十位计数单元为6进制计数器，需要进制转换，将10进制计数器转换为6进制计数器。2.2.3用74LS390构成时计数器电路时计数单元的个位和十位分别为2进制和3进制计数。个位的输入脉冲为分十位的Q2，将QA接至CKB，十位的输入为个位的Q1，CKB不需要输入信号，再将十位的QO与个位的Q1与一个与门连接，将输出接至个位与十位的MR即可构成异步清零实现12进制计数。如图2-4为时计数器的电路图： 图2-4 时计数器连接电路图2.2.4 时间计数单元总电路

14、如图2-5所示电路为数字钟的时间计数单元电路连接：图2-5 数字钟的时间计数单元电路连接图2.3译码显示单元电路设计时分秒计时器输出8421BCD码之后，直接输给自带译码功能的DCD_HE* BLUE数码管这个译码显示电路相当于由共阴极译码器74LS48和七段数码管LED组成。2.4 校时单元电路设计2.4 校时单元电路设计当重新接通电源或走时出现误差时都需要对时间进展校正，所以数字钟应具有分校正和时校正功能。对校时电路的要：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数，所以，必须要有两个控制开关分别控制分个位和十个位的脉冲信号。在校时时，应截断分个位或者时个位的直接

15、计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。 图2-10为校“时、校“分电路。其中Key =B为校“分用的控制开关，Key = A为校“时用的控制开关。图2-10 校时电路2.5整点报时单元电路设计电路在整点10前开场报时，即在59分50秒到59分59秒之间报时电路工作。在此期间分十位分个位，秒个位是不变的而且都是高电平，所以采用与电路相连接之后输出高电平给蜂鸣器。3 数字钟的实现电路及其工作原理数字钟的完整电路图如图3-1所示：数字钟的工作原理：首先要将开关SW4打向下边电路才会开场工作，给秒个位的INA端输入一个标准秒脉冲信号此信号即为555脉冲发生器产生的标准脉冲信

16、号。1Key = A,Key = B开关都打向上边时，数字钟开场计数，其中，秒、分为60进制计数，时为12进制计数。2Key =A打向上边，Key = B打向下边时，可以进展校分功能：手动产生脉冲作校时脉冲.3Key = A打向下边，Key = B打向上边时，可以进展校时功能，其方法与校分的方法一样。图3-1 数字钟原理图4电路的搭建与调试安装与调试步骤：按照所示的数字钟系统组成框图，先将秒个位、秒十位、分个位、分十位、时个位、时十位分级在面包板上搭好，在经过调试没有出现问题后再将它们一一逐级级联，级联后再进展整体计时电路的调试，假设此电路能够进展正常计数，则一个完整的计时电路就出来了。最后分

17、别进展秒脉冲发生器及校时电路的安装，经调试没有出现问题，再将它们与计时电路连接。最后进展整体电路的调试。在搭建电路的过程中发现数码管不能正常显示的状况，经检验发现是由于接地出现问题由于是共阴极数码管故不会工作，其中包括线的接触不良和芯片的接触不良。在测试校准电路时拨动两次脉冲开关，计数器并能准确加1，因为用根本RS触发器可以实现防抖动功能。图4-1为实物图：5完毕语经过多日的努力，终于将本次课程设计做完了，在本次课程设计过程中，我增强了自己的动手能力和分析能力。通过跟教师和同学的交流，也通过自己的努力，我按时完成了这次课程设计。在此过程中，我学会了很多，也看到了很多自己的缺乏之处。在以后的学习

18、生活中，我会努力学习专业知识，完善自我，为将来的开展做好充分的准备。这次课程设计使我受益匪浅，学到了很多书本上所没有的东西，懂得了理论和实际联系的重要性。在以后的学习中，我不仅要把理论知识掌握结实，更要提高自己的动手能力和分析能力通过本次课程设计。这期间我遇到了很多的困难，发现了很多的问题，正是在解决问题的期间我才慢慢地熟悉了数字电子技术根底的根底知识，才慢慢学会了如何去按照给定的要求设计出适宜的电路。本次课程设计主要是运用电子技术根底所学到的数字电子技术根底知识来设计一个符合要求的数字钟，本次设计不仅要求我们要掌握数字电子技术根底课程的根底知识，还要求我们对数字钟的各个组成局部的原理，包括振

19、荡器的原理、计数器的原理、译码驱动原理和校时原理都有深刻的理解和掌握，本次课程设计最重要的是要求我们能够运用所学的知识将几种单元电路组合起来，并且能够根据给定性能指标求解电路中的参数，用软件进展模拟，用面包板搭出电路，最后验证结果。在这次课程设计我明白了一个道理:无论做什么事情,都必需养成严谨,认真,善思的工作作风.虽然我现在已经初步学会了如何设计符合要求的数字钟电路，但是离真正能够利用已学的数电知识自由设计使用电路的还有一段的距离。正如教师所说这是一次我们人生受益匪浅的实践，我想我体会到了。参考文献1 康光华主编. 电子技术根底数字局部. 高等教育，2021年4月2 高建新等主编. 电子技术