下列是EDA技术应用时涉及的步骤(精)

1、1,下列是 EDA 技术应用时涉及的步骤：A. 原理图/HDL 文本输入;B.适配；C.时序仿真；D.编程下载；E.硬件测试;F.综合请选择合适的项构成基于EDA 软件的 FPGA / CPLD 设计流程：AT_F_TBT_C_TDT_E_2,在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于 A. FPGA B. CPLD 两类器件：一位热码状态机编码方式适合于 A器件；顺序编码状态机编码方式适合于 B_ 器件；3,IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为D_。A.软

2、 IPB.固 IPC.硬 IPD.全对4, 不完整的 IF 语句，其综合结果可实现AQA.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路5, 状态机编码方式中， 其中 A占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A. 一位热码编码B.顺序编码C.状态位直接输出型编码D.格雷码编码6 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件。C. 为实现系统的速度、面

3、积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）Q7,VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分, 结构体描述_ B_Q请指出下列两种可编程逻辑基于的可编程结构:A.器件外部特性C.器件外部特性与内部功能B.器件的内部功能D.器件的综合约束1. PLD的可编或者 B.乘积项结构:FPGA 基于ACPLD 基于 _B_填空题1. VHDL 中最常用的库是 IEEE_标准库，最常用的程序包是程序包。2. VHDL 程序的基本结构由 程序

4、包、库 、_、 构造体 、和配置组成。3. EDA 技术的发展分为_CAD_ 、CAE_、_ESDA 和_ 四个阶段。4.EDA 的设计输入主要包括_图形输入_ 、_ VHDL 文本输 入_、_ 状态 图输入_ 和_波形 输入方 式_ 。5. 当前最流行的并成为 IEEE 标准的硬件描述语言包括VHDL 和 Verilog_。6. CPLD 结构特点为编程灵活、集成度高、设计开发周期短、适用范围宽、开发工 具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化；FPGA 结构特点为电路中设计周期最短、开发费用最低、风险最小的器件之一功耗低，可以与 CMOS、T

5、TL 电平兼容_。EDA 设计流程包括设计输入_ 、_设计实现_、_ 和_ 四个步骤。8 . EDA 设计输入主要包括_ 、 原理图输入_ 和 VHDL 文本输入_ 。9. 时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为综合。10. VHDL 的数据对象包括 常量、变量和信号_，它们是用来存放各种类型数据的容器。11.图形文件设计结束后一定要通过 上真，检查设计文件是否正确。12 .以 EDA 方式设计实现的电路设计文件，最终可以编程下载 到 fpga 和 CPLD 芯片中，完成硬件设计和验证。4.常用 EDA 工具大致可分为SoC 模块_ 、Ip

6、m 计数器模块_、Ipm-ram_、_ Lpm-rom_ 和_ 5 个模块。0.图形文件设计结束后一定要通过仿真_ ，检查设计文件是否正确名词解释EDA电子设计自动化(Electronic Design AutomationFPGAField Programmable Gate Array),即现场可编程门阵列VHDLVery-High-Speed In tegrated Circuit HardwareDescripti on Lan guage超高速集成电路硬件描述语言4、CPLD :Complex Programmable Logic Device复杂可编程逻辑器件请设计一个 2 输入端的与非门3 library ieee;use ieee.std _lo gic_1164.all;en tity yufei isport(a,b:in std_logic;c:out std_logic);end en tity;architecture art of yufei isbeginc=no t(a and b);end art;2,请设计一个 2 输入端的异或门LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY GATE ISPORT(A,B:IN STD_LOGIC;YAND,YOR,YXOR,YNOT:OU