计算机组成原理第五章

1、2022-3-291第五章第五章 存储系统存储系统 存储器分类存储器分类 存储器主要性能指标存储器主要性能指标 存储器结构存储器结构 随机存取存储器随机存取存储器 只读存储器只读存储器 多体交叉存储器多体交叉存储器 高速缓冲存储器高速缓冲存储器 虚拟存储器虚拟存储器2022-3-2925.1 存储器概述存储器概述5.1.1 5.1.1 存储器分类存储器分类 SRAM RAM 内存储器内存储器 DRAM ROM ROM EPROM E2PROM存储器存储器 FLASH MEMORY FLOPPY DISK DISK HARD DISK 外存储器外存储器 CD OPTICAL DISK DVD M

2、O2022-3-293存储器存储器主存储器（内存）主存储器（内存）辅助存储器（外存）辅助存储器（外存）1 1、主存储器、主存储器存储当前正在使用的信息；要求较高的操作速度；存储容量不要求很大； 半导体存储电路实现。按存储器在计算机中的作用分类按存储器在计算机中的作用分类2022-3-2942 2、辅助存储器：、辅助存储器：长期保存信息；工作速度低；存储容量达；用磁性存储设备实现；可读/写。2022-3-295辅助辅助存储器存储器程序存储器数据存储器主存储器主存储器存储单元存储单元CPU2022-3-296RAM随机存储器双极型RAMMOS型RAM静态RAM动态RAM掩膜ROM内容由厂家制做可编

3、程PROM可一次性编程可擦洗EPROM可多次改写ROM只读存储器Flash Memory闪速存储器按读写功能分类：按读写功能分类：2022-3-2975.1.2 存储器的主要性能指标存储器的主要性能指标1、容量、容量 用大规模集成电路构成的半导体存储器件常用位用大规模集成电路构成的半导体存储器件常用位容量来表示存储功能。容量来表示存储功能。 如一个如一个4K1和一个和一个1K 4的器件，它们的的器件，它们的位容量位容量是一样的。但是，前者可用来组成是一样的。但是，前者可用来组成4K内存单元的某一内存单元的某一位，芯片只有一个数据输入端和一个数据输出端，在存位，芯片只有一个数据输入端和一个数据输

4、出端，在存储容量较大的系统中，一般都采用这样的器件；后者则储容量较大的系统中，一般都采用这样的器件；后者则可以用来组成可以用来组成1K内存单元的某内存单元的某4位，有位，有4个数据输入端个数据输入端和和4个数据输出端，在内存容量较小的系统中，一般采个数据输出端，在内存容量较小的系统中，一般采用这样的器件。用这样的器件。总的来说，采用位容量高的器件。总的来说，采用位容量高的器件。2022-3-2981字节（字节（byte）= 8位（位（bit）1个字（个字（word）2字节字节外存中，为了表示更大的容量，采用外存中，为了表示更大的容量，采用MB、GB、TB等单位。等单位。1KB = 210 B（

5、B表示字节）表示字节）1MB= 220 B1GB=230 B1TB=240 B64KB=64K8 bit2022-3-2992、存取速度、存取速度 存储器的速度可用存储器的速度可用访问时间、存储周期访问时间、存储周期或或频宽频宽来描述；来描述；访问时间访问时间：用读出时间：用读出时间TA及写入时间及写入时间TW来描述；来描述；l TA：从存储器接到读命令以后至信息被送到数据总线：从存储器接到读命令以后至信息被送到数据总线 上所需的时间；上所需的时间；l TW：将一个字写入存储器所需的时间。：将一个字写入存储器所需的时间。 存取周期（存取周期（TM）：存储器进行一次完整的读写操作：存储器进行一次

6、完整的读写操作 所需要的全部时间；或者说：启动两次独立的存储器所需要的全部时间；或者说：启动两次独立的存储器 操作之间所需的最小时间间隔；操作之间所需的最小时间间隔；2022-3-2910l 常用常用存储器进行连续读写操作的最短间隔时间；存储器进行连续读写操作的最短间隔时间；l TM直接关系到计算机的运算速度；直接关系到计算机的运算速度； 一般有一般有 TM TA、 TMTW ，单位用微秒或毫微秒。，单位用微秒或毫微秒。 存储器的频宽存储器的频宽B：表示存储器被连续访问时，提供：表示存储器被连续访问时，提供的数据传送速率；常用每秒钟传送信息的位数（或字的数据传送速率；常用每秒钟传送信息的位数（

7、或字节数）来衡量。节数）来衡量。3、价格、价格 存储器的价格：可用总价格存储器的价格：可用总价格C或每位价格或每位价格c来表来表示，若存储器按位计算的容量为示，若存储器按位计算的容量为S；则则: c = C/S2022-3-29115.1.3 存储器的层次结构存储器的层次结构 计算机应用对存储器的容量和速度的要求几乎是无计算机应用对存储器的容量和速度的要求几乎是无止境的，理想的存储系统应当具有充足的容量和与止境的，理想的存储系统应当具有充足的容量和与CPU相匹配的速度。但是实际的存储器都是非理想化的，其相匹配的速度。但是实际的存储器都是非理想化的，其制约因素是价格制约因素是价格(每位成本每位成

8、本)、容量和速度。这、容量和速度。这3个基本指个基本指标是矛盾的。标是矛盾的。 存取速度越高，每位价格就越高。随着所使用存储存取速度越高，每位价格就越高。随着所使用存储容量的增大，就得使用速度较低的器件。容量的增大，就得使用速度较低的器件。2022-3-2912用户需求：用户需求：大容量、高速度、低成本大容量、高速度、低成本 矛盾矛盾解决方案：解决方案：访存局部性原理访存局部性原理层次结构层次结构层次结构组织：层次结构组织：*相关问题相关问题:设置原则是什么？设置几层？设置原则是什么？设置几层？各层间一次传输时数据大小是多少？各层间一次传输时数据大小是多少？为什么引入计算机的层次结构？为什么引

9、入计算机的层次结构？2022-3-2913合理地分配容量、速度和价格的有效措施是实现分级存合理地分配容量、速度和价格的有效措施是实现分级存储。这是一种把几种存储技术结合起来，互相补充的折储。这是一种把几种存储技术结合起来，互相补充的折衷方案。下图是典型的存储系统层次结构示意图，这个衷方案。下图是典型的存储系统层次结构示意图，这个层次结构有如下规律层次结构有如下规律(从上到下从上到下)： u 价格依次降低；价格依次降低；u 容量依次增加；容量依次增加；u 访问时间依次增长；访问时间依次增长；u CPU访问频度依次减小。访问频度依次减小。 使用这样的存储体系，从使用这样的存储体系，从CPU看，存储

10、速度接近于看，存储速度接近于最上层的，容量及成本却是接近最下层的，大大提高了最上层的，容量及成本却是接近最下层的，大大提高了系统的性能价格比。系统的性能价格比。 2022-3-2914处理器处理器寄存器寄存器高速缓冲存储器高速缓冲存储器主存储器主存储器（SRAM,DRAM)辅助存储器辅助存储器（磁盘存储器等）（磁盘存储器等）大容量（海量）存储器大容量（海量）存储器（光盘、磁带存储器）（光盘、磁带存储器）存储系统的层次结构存储系统的层次结构外部设备外部设备主机内主机内CPU芯片内芯片内速度速度高高低低小小大大快快慢慢容量容量 价格价格/位位2022-3-2915 存储系统的层次结构主要体现在存储

11、系统的层次结构主要体现在缓存主存缓存主存和和 主存辅存主存辅存这两个存储层次上；这两个存储层次上；高速缓存高速缓存（Cache）主存主存寄寄存存器器组组CPU辅存辅存主机主机存储器系统的层次结构存储器系统的层次结构1、“高速缓存高速缓存主存主存”层次层次这个层次主要解决存储器的这个层次主要解决存储器的速度速度问题。问题。l 在在CPU与主存之间增设一级存储器，称高速缓冲与主存之间增设一级存储器，称高速缓冲 存储器（存储器（Cache）2022-3-2916l Cache速度可与速度可与CPU相匹配，但容量较小，只能存放相匹配，但容量较小，只能存放 一小段程序和数据；一小段程序和数据；lCPU访

12、问内存时，将地址码同时送到访问内存时，将地址码同时送到Cache和主存，若和主存，若 在在Cache中找到相应内容，称访问中找到相应内容，称访问“命中命中”，信息就从，信息就从 Cache中读取；中读取；l否则否则CPU从主存中读取（称访问从主存中读取（称访问“不命中不命中”）；此时）；此时一一 般要进行般要进行Cache和主存的信息交换。和主存的信息交换。2022-3-29172、“主存主存辅存辅存”层次层次这个层次主要解决存储器的这个层次主要解决存储器的容量容量问题。问题。l“主存主存辅存辅存”层次是一个既具有主存的存取速度又层次是一个既具有主存的存取速度又具具 有辅存的大容量低成本特点的

13、一个存储器总体。有辅存的大容量低成本特点的一个存储器总体。l把正在被把正在被CPU使用的使用的“活动活动”的程序和数据放在主存的程序和数据放在主存 中，其余信息则存放在容量大、但速度较慢的辅存中，其余信息则存放在容量大、但速度较慢的辅存 中中。l虚拟存储技术：面对程序员的是一个具有辅存的容虚拟存储技术：面对程序员的是一个具有辅存的容 量、主存的速度的存储器；解决了主存容量不足的量、主存的速度的存储器；解决了主存容量不足的 问题。问题。2022-3-29185.1.4 5.1.4 主存储器与主存储器与CPUCPU的连接的连接 （MFC）（RD、WR）主存主存存储体存储体有有2k个存储单元个存储单

14、元每单元为每单元为n位位控制电路控制电路CPUMARMDR地址总线地址总线 k位位数据总线数据总线 n位位主存与主存与CPU的连接的连接2022-3-2919特点：特点： 可读可写，是一种易失性存储器，在掉电可读可写，是一种易失性存储器，在掉电后存放在存储单元的信息全部丢失，所以它一后存放在存储单元的信息全部丢失，所以它一般用来暂存输入般用来暂存输入/输出数据、中间结果等。输出数据、中间结果等。RAMSRAM速度快，容量小，功耗大速度快，容量小，功耗大DRAM速度慢，容量大速度慢，容量大5.2 随机存取存储器随机存取存储器RAM2022-3-29205.2.1 SRAM5.2.1 SRAM静态

15、存储器静态存储器利用触发器的两个稳定状态表示利用触发器的两个稳定状态表示“0”和和“1”，至少需，至少需要要6个晶体管才能表示一个二进制位。个晶体管才能表示一个二进制位。SRAM功耗较大，功耗较大，容量较小，存取速度较快，几乎是后面介绍的容量较小，存取速度较快，几乎是后面介绍的DRAM的的10倍。价格较高，不需要刷新。当倍。价格较高，不需要刷新。当CPU速度愈来愈速度愈来愈快的时候，快的时候，SRAM就变得非常重要。因为就变得非常重要。因为DRAM跟不跟不上上CPU的速度，所以只好就用的速度，所以只好就用SRAM来做沟通的桥梁来做沟通的桥梁这就是高速缓冲存储器这就是高速缓冲存储器(Cache)

16、的概念。因此，的概念。因此，SRAM主要的用途就是拿来作为主要的用途就是拿来作为Cache用。用。2022-3-2921（行选线）（行选线）XiVDDT2T4T6T5T3T1QQYj（列选线）（列选线）T8T7存储元存储元位线BCSCSW/RW/R&I/OB基本存储元基本存储元读操作？读操作？若某个存储元被若某个存储元被选中，则该存储元的选中，则该存储元的T5，T6，T7，T8管均管均导通，导通，A，B两点与位两点与位线线D与与D相连存储元的相连存储元的信息被送到信息被送到I/O与与I/O线上。线上。I/O与与I/O线接线接着一个差动读出放大着一个差动读出放大器器 ，从其电流方向可，从

17、其电流方向可以判知所存信息是以判知所存信息是“1”还是还是“0”。写操作？写操作？ 写写“0”：在在I/O线线上输入低电位，在上输入低电位，在I/O线上输入高电位，打线上输入高电位，打开开T5，T6，T7，T8四四个开门管把低、高电个开门管把低、高电位分别加在位分别加在Q，Q点，点，使使T3管导通管导通,T2管截止管截止,将将“0”信息写入了存信息写入了存储储元。元。2022-3-2922地地址址寄寄存存器器X X译译码码器器驱驱动动器器I/OI/O电路电路Y Y译码器译码器地址寄存器地址寄存器输出驱动输出驱动控制电路控制电路输出输出输入输入读读/ /写写片选片选0 01 163638 81

18、164X6464X64存储矩阵存储矩阵0 01 16363A A6 6A A7 7A A1111静态静态MOS RAM芯片结构图芯片结构图.A A0 0A A1 1A A5 5.2022-3-2923静态静态MOS存储器芯片实例存储器芯片实例(62256 SRAM)芯片容量为芯片容量为32K8 62256 SRAM芯片引脚芯片引脚l地址引脚：地址引脚：A0A14l数据引脚：数据引脚：I/O0I/O7l片选：片选：CE低有效低有效l读读/写控制：写控制：WE，低电平，低电平时为写入控制；高电平时时为写入控制；高电平时为读出控制。为读出控制。WEWEA A1212A A7 7A A6 6A A5

19、5A A4 4A A3 3A A2 2A A1 1A A0 0I/OI/O0 0I/OI/O1 1I/OI/O2 2GNDGND1 12 23 34 45 56 67 78 89 91010111112121313141428282727262625252424232322222121202019191818171716161515VccVccA A1414A A1313A A8 8A A9 9A A1111OEOEI/OI/O3 3I/OI/O4 4I/OI/O5 5I/OI/O6 6I/OI/O7 7CECEA A1010 M62256 M622562022-3-2924静态存储芯片的读静

20、态存储芯片的读/写周期写周期 tRCtAtCOtOTD地址地址数据出数据出tWCtWtAWtWRtDHtDW数据入数据入地址地址CSDoutCSWEDin（a） 读周期读周期（b） 写周期写周期静态静态RAM芯片的读、写周期芯片的读、写周期2022-3-2925【例【例】有问题吗？有问题吗？下图是某下图是某SRAM的写入时序图。其中的写入时序图。其中R/W是读是读/写命令写命令控制线，当控制线，当R/W线为低电平时（写有效）线为低电平时（写有效）,存储器按给存储器按给定地址把数据线上的数据写入存储器。请指出下图写定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序

21、图。入时序中的错误，并画出正确的写入时序图。2022-3-2926【解【解】 写入存储器的时序信号必须同步。通常，当写入存储器的时序信号必须同步。通常，当R/W线为有效信号时，地址线和数据线的电平必须是稳线为有效信号时，地址线和数据线的电平必须是稳定的。当定的。当R/W线达到低电平时，数据立即被存储。线达到低电平时，数据立即被存储。 因此，当因此，当R/W线处于低电平时，如果数据线改变了线处于低电平时，如果数据线改变了数值，那么存储器将存储新的数据数值，那么存储器将存储新的数据。同样，当。同样，当R/W线处于低电平时地址线如果发生了变化，那么同样线处于低电平时地址线如果发生了变化，那么同样数据

22、将存储到新的地址数据将存储到新的地址或或。所以：正确的写入。所以：正确的写入时序见下图。时序见下图。2022-3-2927注意到：注意到： 在在CS和和R/W均有效时，地址线和数据线上的数值均有效时，地址线和数据线上的数值必须是稳定的。必须是稳定的。正确时序正确时序2022-3-29285.2.2 5.2.2 存储器容量的扩展存储器容量的扩展 不同的应用场合会对芯片提出不同的要求。现有不同的应用场合会对芯片提出不同的要求。现有的芯片往往不能完全满足系统的需要，因此如何用现的芯片往往不能完全满足系统的需要，因此如何用现有的芯片来实现系统的性能要求就成为了存储系统必有的芯片来实现系统的性能要求就成

23、为了存储系统必须解决的重要问题之一。须解决的重要问题之一。芯片不满足使用的需要主要有以下几个方面：芯片不满足使用的需要主要有以下几个方面：1位数不够位数不够 如系统需要的存储容量为如系统需要的存储容量为128K8位，可选的芯片位，可选的芯片却只有却只有128K1位或者位或者128K4位的芯片。这种情况下位的芯片。这种情况下,芯片能够满足芯片能够满足128K的要求，而位数却不能满足的要求，而位数却不能满足8位的要位的要求。此时需要对位数进行扩展，即位扩展。求。此时需要对位数进行扩展，即位扩展。2022-3-29292字数不够字数不够 如系统需要的存储容量为如系统需要的存储容量为256K8位，可选

24、的芯片位，可选的芯片却只有却只有64K8位或者位或者128K8位的芯片。这种情况下，位的芯片。这种情况下，芯片能满足芯片能满足8位的要求，但却不能满足容量位的要求，但却不能满足容量256K的要的要求。需要对字进行扩展，即字扩展。求。需要对字进行扩展，即字扩展。3字数位数均不够字数位数均不够 如系统需要的存储容量为如系统需要的存储容量为256K8位，可选的芯片却位，可选的芯片却只有只有64K4位或者位或者128K4位等芯片。这种情况下，芯位等芯片。这种情况下，芯片既不能满足片既不能满足8位的要求，又不能满足容量位的要求，又不能满足容量256K的要的要求。此时需要对位数和字同时进行扩展，即字位扩展

25、。求。此时需要对位数和字同时进行扩展，即字位扩展。2022-3-29301 1、位扩展方式、位扩展方式方法：方法： 利用芯片并联的方法，根据所需位数选择利用芯片并联的方法，根据所需位数选择RAM（或（或ROM）芯片的个数，将）芯片的个数，将RAM（或（或ROM）的地址）的地址线、读线、读/写线、片选信号线对应地并联接在一起，而各写线、片选信号线对应地并联接在一起，而各个片子的输入个片子的输入/输出（输出（I/O）作为字的各个位线。）作为字的各个位线。 当芯片不能直接满足系统需求时，就需要对存储当芯片不能直接满足系统需求时，就需要对存储器进行扩展。上述是对存储器进行扩展时的三种主要器进行扩展。上

26、述是对存储器进行扩展时的三种主要情况，因此对存储器的扩展又主要有位扩展、字扩展情况，因此对存储器的扩展又主要有位扩展、字扩展和字位扩展。和字位扩展。2022-3-2931例：用例：用8个个1K1RAM扩展成扩展成 1K8的存储器系统。的存储器系统。1024 1A0A1A9 R/W CSI/O1024 1A0A1A9 R/W CSI/O1024 1A0A1A9 R/W CSI/O.R/WCSA0A1A9D0D1D72022-3-29321024 8RAM. . . . . . . . . . . . R/WCSD0 D1 D7A0 A1 A92、字扩展方式、字扩展方式方法：利用外加译码器控制芯片

27、的片选输入端方法：利用外加译码器控制芯片的片选输入端 来实现。来实现。2022-3-2933CPU译码器16K816K816K816K8A15A14A0A13D0D7R/WR/WR/WR/WCSCSCSCS2022-3-29343. 字位同时扩展字位同时扩展 由由m1n1位存储器芯片组成位存储器芯片组成m2n2位的存储器，需位的存储器，需要要(m2/m1)(n2/n1)片的片的m1n1位存储器芯片。位存储器芯片。字位扩展构成的存储器字位扩展构成的存储器 1K4bitD7D4D7D4D7D4D7D42022-3-2935 地址线的连接，包括内部地址线和芯片选择线地址线的连接，包括内部地址线和芯片

28、选择线的连接；的连接； 数据线的连接，数据线对应相接；数据线的连接，数据线对应相接； 控制线的连接，控制线主要有读控制线的连接，控制线主要有读/写控制线写控制线WE和存储器访问线和存储器访问线MREQ。4. 静态静态RAM芯片与芯片与CPU连接连接2022-3-29365.2.3 DRAM利用利用MOS管的柵极对其衬底间的分布电容来保存信管的柵极对其衬底间的分布电容来保存信息，以储存电荷的多少即电容端电压的高低来表示息，以储存电荷的多少即电容端电压的高低来表示“1”和和“0”。可以由单管。可以由单管MOS管存放一位二进制信息。管存放一位二进制信息。优点：集成度高、功耗低、价格便宜优点：集成度高

29、、功耗低、价格便宜缺点：缺点：DRAM中的信息会因电容器的漏电而消失，中的信息会因电容器的漏电而消失，一般信息只能保存一般信息只能保存2ms左右，为了保存左右，为了保存DRAM中的信中的信息，每隔息，每隔12ms要对其进行刷新。系统中必须配有刷要对其进行刷新。系统中必须配有刷新电路。微机系统中的内存条都采用新电路。微机系统中的内存条都采用DRAM芯片。芯片。2022-3-2937VDD预充脉冲 X地址线(字选择线) Y地址线(位选择线)T7T8T2T1T3T4T5T6CBCBDD存储元AB2022-3-2938 读操作读操作: :先给出预充先给出预充信号，使信号，使T5T5、T6T6管导通，管

30、导通，于是电源就向位线于是电源就向位线D D和和D D上上的电容充电，使它们都达的电容充电，使它们都达到电源电压。当字选择线到电源电压。当字选择线使使T3T3，T4T4管导通时，存储管导通时，存储的信息通过的信息通过A A，B B端向位线端向位线输出。若原存信息为输出。若原存信息为“1”1”，则电容则电容C C2 2上存有电荷，上存有电荷，T T2 2导导通，而通，而T T1 1管截至，因此管截至，因此D D上上的预充电荷经的预充电荷经T T2 2管泄漏，管泄漏，故故D=“0”D=“0”，而，而D D仍为仍为“1”1”，信号通过信号通过I/OI/O和和I/OI/O线输出。线输出。与此同时，与此

31、同时，D D上的电荷可以上的电荷可以通过通过A A点向点向C C2 2补充。故读出补充。故读出的过程也是刷新的过程。的过程也是刷新的过程。 刷新操作刷新操作: :为防止为防止存储的信息电荷泄漏存储的信息电荷泄漏而丢失信息，由外界而丢失信息，由外界按一定规律不断给栅按一定规律不断给栅极进行充电，补足栅极进行充电，补足栅极的信息电荷，这就极的信息电荷，这就是所谓的是所谓的“再生再生”和和“刷新刷新”。只要定时。只要定时给全部存储单元电路给全部存储单元电路执行一遍执行一遍空读空读操作操作（信息不向外输出），（信息不向外输出），那么就可以实现信息那么就可以实现信息“再生再生”或或“刷新刷新”。2022

32、-3-2939特点：特点： 数据预先存好，使用时只能读出，不能写入，一般数据预先存好，使用时只能读出，不能写入，一般用来存放系统启动程序和参数表等，也用来存放常驻内用来存放系统启动程序和参数表等，也用来存放常驻内存的监控程序等。存的监控程序等。5.3 只读存储器只读存储器ROMu掩膜掩膜ROMuPROM可编程可编程ROMuEPROM可擦除可擦除PROMuE2PROM电可擦除电可擦除PROMuFlach Memory闪存闪存2022-3-2940一一.ROM.ROM的逻辑结构的逻辑结构1. 地址译码器地址译码器译码量由存储单元的数量决定。译码量由存储单元的数量决定。例例1. 共有共有2i个存储单

33、元，则地址译码器应有个存储单元，则地址译码器应有i个输入，个输入， 2i个输出。个输出。2. 存储体（又叫存储矩阵）存储体（又叫存储矩阵） 存储矩阵由许多存储单元排列而成，每个存储单元存储矩阵由许多存储单元排列而成，每个存储单元可用二极管、三极管或可用二极管、三极管或MOS管构成。管构成。3. 3. 输出缓冲器输出缓冲器作用：作用：1）提高存储器的带负载能力；）提高存储器的带负载能力； 2）实现对输出状态的三态控制，以便与系统的）实现对输出状态的三态控制，以便与系统的 总线联接。总线联接。2022-3-2941地址译码器存储矩阵MN输出缓冲器.A0Ai地址输入W2i-1W0B0BN-1ROM矩

34、阵M条输入线 字线N条输入线 位线存储容量=M N2022-3-2942二、几种二、几种ROMROM类型：类型：1、掩膜、掩膜ROM特点：特点：内部信息在芯片制造时由厂家写入，用户对这类内部信息在芯片制造时由厂家写入，用户对这类芯片无法进行任何修改。芯片无法进行任何修改。2022-3-29432、可编程、可编程ROMPROM(Programmable ROM) PROM中的程序和数据可由用户写入，但只能写入一中的程序和数据可由用户写入，但只能写入一次，是一次性写入的次，是一次性写入的ROM。存储单元可以用半导体。存储单元可以用半导体二极管、三极管、二极管、三极管、MOS三极管电路构成。三极管电

35、路构成。VCC行线行线列线列线熔丝熔丝熔丝断为熔丝断为 “0”熔丝未断为熔丝未断为 “1”2022-3-2944PROM结构框图结构框图地址地址译码器译码器存储矩阵存储矩阵MN输出缓冲器输出缓冲器.A0Ai地址地址输入输入W2i-1W0B0BN-1写入控制写入控制2022-3-29453、可擦除的、可擦除的PROMEPROM (Erasable PROM)可由用户自行写入数据和程序，写入后的内容可由紫可由用户自行写入数据和程序，写入后的内容可由紫外线灯照射擦除，然后再可重新写入。外线灯照射擦除，然后再可重新写入。EPROM可多可多次擦除，多次写入。为了擦除数据，需要将存取器从次擦除，多次写入。

36、为了擦除数据，需要将存取器从芯片上拔下。停电后，信息可长久保留。芯片上拔下。停电后，信息可长久保留。2022-3-2946P沟道的沟道的EPROM基本存储元电路基本存储元电路P+P+ + + + + N N型衬底型衬底SiO2SiO2浮置栅浮置栅漏极漏极D D源极源极S S2022-3-29474、电可擦除、电可擦除PROME2PROM (Electrically Erasable PROM)l在读数据的方式上与在读数据的方式上与EPROM完全一样；完全一样；l可用电信号擦除和改写的可用电信号擦除和改写的PROM，在每次写入操作，在每次写入操作 时执行一个自动擦除，擦写方便；时执行一个自动擦除

37、，擦写方便；l比比RAM的写操作慢的多；的写操作慢的多；l价格较高、使用受限；价格较高、使用受限；lE2ROM存放的数据至少可维持存放的数据至少可维持10年。年。2022-3-29485、闪速存储器、闪速存储器(Flach Memory)l具有整片电擦除和部分电擦除的优点；具有整片电擦除和部分电擦除的优点；l具有耗电低、容量大、体积小、可靠性高、无需后备具有耗电低、容量大、体积小、可靠性高、无需后备 电池、可改写、重复使用性好等优点；电池、可改写、重复使用性好等优点；l广泛应用于微型计算机系统中，用来存放主板和显卡广泛应用于微型计算机系统中，用来存放主板和显卡 上的上的BIOS，使，使BIOS

38、的升级变得更容易。的升级变得更容易。2022-3-2949例：设例：设CPU有有16根地址线，根地址线，8根数据线，并用根数据线，并用MREQ 作为访存控制信号（低电平有效），用作为访存控制信号（低电平有效），用WR作为作为 读读/写控制信号（高电平为读，低电平为写）。写控制信号（高电平为读，低电平为写）。现现 有下列存储芯片：有下列存储芯片：1K 4位位RAM， 4K 8位位RAM, 8K 8位位ROM， 2K 8位位ROM， 4K 8位位ROM及及 74138译码器和各种门电路。试画出译码器和各种门电路。试画出CPU与存储与存储 器的连接图。器的连接图。2022-3-2950解解: : (

39、1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位2022-3-2951(3) 分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K

40、 4位位 RAM 的地址线的地址线(4) 确定片选信号确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM2022-3-2952 2K 8位位 ROM 1K 4位位 RAM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A1

41、2A11A10A9A0D7D4D3D0WRCPU 与存储器的连接图与存储器的连接图2022-3-29535.4 多体交叉存储器多体交叉存储器 提高访存速度的措施：提高访存速度的措施：l采用高速器件采用高速器件l采用层次结构采用层次结构 Cache 主存主存l调整主存结构，采用多体交叉存储器调整主存结构，采用多体交叉存储器l采用相联存储器，加长存储器的字长采用相联存储器，加长存储器的字长2022-3-29545.4.1 编址方式编址方式 通常，一个由若干个模块组成的主存储器是线性通常，一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块有两种编址方式：编址的。这些地址在各模块有两种编址方

42、式：一、顺序编址一、顺序编址特点：特点： 某个模块进行存取时，其他模块不工作；某一模块某个模块进行存取时，其他模块不工作；某一模块出现故障时，其它模块可以照常工作；通过增添模块来出现故障时，其它模块可以照常工作；通过增添模块来扩充存储器容量比较方便。扩充存储器容量比较方便。但由于各模块但由于各模块串行串行工作，存工作，存储器的储器的带宽带宽受到了限制。受到了限制。2022-3-2955M0M1M2M3块内地址块内地址块号块号地址地址00 000000 000100 111101 000001 000101 111110 000010 000110 111111 000011 000111 11

43、112022-3-2956M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码地址译码块内地址块内地址块号块号高位交叉，各个体并行工作高位交叉，各个体并行工作2022-3-2957二、交叉方式二、交叉方式特点：特点： 连续地址分布在相邻的不同模块内，连续地址分布在相邻的不同模块内，同一个模块内同一个模块内的地址都是不连续的。的地址都是不连续的。地址码的低位字段经过译码选择地址码的低位字段经过译码选择不同的模块，而高位字段指向相应模块内的存储字。这不同的模块，而高位字段指向相应模块内的存储字。这种方式对连续字的成块传送可种方式对连续字的成块传送可实现多模块流

44、水式实现多模块流水式并行存并行存取，因而可大大提高存储器的取，因而可大大提高存储器的带宽带宽。2022-3-2958M0M1M2M3块号块号块内地址块内地址地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 112022-3-2959低位交叉，各个体轮流编址低位交叉，各个体轮流编址M0地址地址044n4M1154n3M2264n2M3374n1地址译码地址译码 块内地址块内地址 块号块号2022-3-2960低位交叉的特点：低位交叉的特点：在不改变存取周期的前提下，增加存储器

45、的带宽在不改变存取周期的前提下，增加存储器的带宽时间时间 单体单体访存周期访存周期 单体单体访存周期访存周期启动存储体启动存储体 0启动存储体启动存储体 1启动存储体启动存储体 2启动存储体启动存储体 32022-3-2961设四体低位交叉存储器，存取周期为设四体低位交叉存储器，存取周期为T，总线传输周，总线传输周期为期为，为实现流水线方式存取，应满足，为实现流水线方式存取，应满足 T 4。T字字块号块号时间时间W4W3W2W1W0M0M0M1M2M3 连续读取连续读取 4 个字所需的时间为个字所需的时间为 T(4 1)2022-3-2962例：设存储器容量为例：设存储器容量为32字，字长字，

46、字长64位，模块数位，模块数m=4，分，分别用顺序方式和交叉方式进行组织。存储周期别用顺序方式和交叉方式进行组织。存储周期T=200ns,数据总线宽度为数据总线宽度为64位位,总线传送周期总线传送周期=50ns。问顺序存。问顺序存储器和交叉存储器的带宽各是多少储器和交叉存储器的带宽各是多少?2022-3-2963解：解： 顺序存储器和交叉存储器连续读出顺序存储器和交叉存储器连续读出m=4个字的信息个字的信息总量都是：总量都是：q=64位位4=256位位 顺序存储器和交叉存储器连续读出顺序存储器和交叉存储器连续读出4个字所需的时个字所需的时间分别是：间分别是：t2=mT=4200ns=800ns

47、=810-7s;t1=T+(m-1)=200ns+350ns=350ns=3.510-7s顺序存储器和交叉存储器的带宽分别是：顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256( 8 10-7 ) =32107位位/s W1=q/t1=256(3.510-7) =73107位位/s2022-3-29645.5 高速缓冲存储器高速缓冲存储器(Cache)uCache的工作原理的工作原理u地址映象与变换地址映象与变换u替换策略及更新策略替换策略及更新策略2022-3-2965问题的提出：问题的提出：l避免避免 CPU “空等空等” 现象；现象；lCPU 和主存（和主存（DRAM）的速度差异

48、；）的速度差异；l程序访问的局部性原理。程序访问的局部性原理。 cache的功能：的功能： cache是介于是介于CPU和主存之间的小容量存储器，和主存之间的小容量存储器，存取速度比主存快存取速度比主存快(一般可达一般可达510倍以上）。它能高倍以上）。它能高速地向速地向CPU提供指令和数据，加快程序的执行速度。提供指令和数据，加快程序的执行速度。它是为了解决它是为了解决CPU和主存之间速度不匹配而采用的和主存之间速度不匹配而采用的一项重要技术。一项重要技术。2022-3-2966设置设置Cache的必要性的必要性 计算机有两个核心器件，一个内存，另外一个则是计算机有两个核心器件，一个内存，另

49、外一个则是CPU二者是否能较好配合，将直接影响计算机性能。早二者是否能较好配合，将直接影响计算机性能。早期的期的CPU跟内存的速度相差不多，但是随着计算机硬件跟内存的速度相差不多，但是随着计算机硬件技术的发展，技术的发展，CPU的速度提高的比内存快，现在内存和的速度提高的比内存快，现在内存和CPU的读写速度相差的读写速度相差23个数量级。如果仅仅依靠内存个数量级。如果仅仅依靠内存给给CPU传输数据，那么传输数据，那么CPU可能会长时间等待，降低可能会长时间等待，降低资源利用率。所以，必须对二者速度进行匹配。资源利用率。所以，必须对二者速度进行匹配。2022-3-2967匹配内存和匹配内存和CP

50、U的速度有以下三个方法：的速度有以下三个方法：（1）降低）降低CPU速度；速度；（2）采用高速的）采用高速的SRAM作为内存的存储器；作为内存的存储器；（3）根据程序执行的局部性原理，在二者之间设置一）根据程序执行的局部性原理，在二者之间设置一定的缓冲器。显然，第一个方法降低了计算机性能，不定的缓冲器。显然，第一个方法降低了计算机性能，不可能采用；第二个方法需要用价格昂贵的可能采用；第二个方法需要用价格昂贵的SRAM来制作来制作容量高达几百兆的内存，成本过高。因此第三个方法则容量高达几百兆的内存，成本过高。因此第三个方法则呈了现代计算机的首选方法。呈了现代计算机的首选方法。2022-3-296

51、8实际的计算机系统中，常常在实际的计算机系统中，常常在CPU和内存间设置一个容和内存间设置一个容量不大（常常为几十至几百量不大（常常为几十至几百K）但是速度跟）但是速度跟CPU速度相速度相同的同的Cache作为缓冲器，把正在执行的指令代码单元附作为缓冲器，把正在执行的指令代码单元附近的一部分指令代码或数据存入近的一部分指令代码或数据存入Cache中，中，CPU需要数需要数据时，直接从据时，直接从Cache中读取，这种方法解决了速度不匹中读取，这种方法解决了速度不匹配的问题，又不会大幅度增加成本。配的问题，又不会大幅度增加成本。 根据根据Cache所处位置的不同，可以将所处位置的不同，可以将Ca

52、che分为一分为一级级Cache、二级、二级Cache和三级和三级Cache。2022-3-2969基本概念基本概念l命中命中访问主存的数据或代码存在于访问主存的数据或代码存在于cache中。中。l命中率命中率cache命中的统计概率命中的统计概率l失效失效访问主存的数据或代码不存在于访问主存的数据或代码不存在于cache中。中。l失效率失效率未命中的统计概率未命中的统计概率l命中访问时间命中访问时间cache命中时所需的访问时间命中时所需的访问时间l失效访问时间失效访问时间(miss penalty)未命中时因访问主存未命中时因访问主存 而增加的访问时间而增加的访问时间2022-3-2970

53、设计问题设计问题l主存种的块放在主存种的块放在cache的什么地方？的什么地方？地址映地址映象象lCache放满时怎么办？放满时怎么办？替换策略替换策略l写写cache时是否写主存？时是否写主存？更新策略更新策略lcache容量、块容量容量、块容量2022-3-2971 5.5.1 Cache 5.5.1 Cache的工作原理的工作原理 CPU与与Cache之间的数据交换是以字为单位，而之间的数据交换是以字为单位，而Cache与主存之间的数据交换是以块为单位。一个块由与主存之间的数据交换是以块为单位。一个块由通常若干定长的字组成。通常若干定长的字组成。基本原理：基本原理： 当当CPU要读取主存

54、中一个字时，总是将存放该字的内存要读取主存中一个字时，总是将存放该字的内存地址同时发给地址同时发给Cache和主存。此时，和主存。此时，Cache控制逻辑立控制逻辑立即依据地址，判断该字当前是否已在即依据地址，判断该字当前是否已在 Cache中：若是，中：若是，将此字立即传送给将此字立即传送给CPU，CPU无需再访问主存（让主无需再访问主存（让主存访问失效）；存访问失效）；2022-3-2972若非，则用主存读周期把此字从主存读出送到若非，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的数据块从主存读出并装入与此同时，把含有这个字的数据块从主存读出并装入到到Cache中，将中

55、，将Cache中较旧的内容（块）替换掉。中较旧的内容（块）替换掉。 这种替换控制由始终管理这种替换控制由始终管理Cache使用情况的硬件逻使用情况的硬件逻辑电路来实现，最常用的替换算法为辑电路来实现，最常用的替换算法为LRU（最近最少（最近最少使用策略，在后面介绍）。使用策略，在后面介绍）。2022-3-2973配置了配置了Cache的的CPU和内存之间的存储结构如图所示：和内存之间的存储结构如图所示：2022-3-2974 在在Cache控制器的作用下，控制器的作用下， CPU首先访问首先访问Cache，如其需要的数据在如其需要的数据在Cache中，则直接访问中，则直接访问Cache即可，即

56、可，否则再访问内存。如果设置了否则再访问内存。如果设置了L2 Cache，则系统将按，则系统将按照照L1 Cache、L2 Cache、内存的顺序访问。、内存的顺序访问。值得注意的是：值得注意的是： Cache不能被用户直接访问，用户不能使用不能被用户直接访问，用户不能使用Cache地址进行编程。地址进行编程。2022-3-2975 主存页面号主存页面号主存储器主存储器012m1页面页面 0页面页面1页面页面M1主存页号主存页号 页内地址页内地址m位位b位位n位位M页页B个字个字缓存页号缓存页号页内地址页内地址c位位b位位C页页B个字个字 页面页面 0页面页面 1页面页面 C1012c1标记标

57、记 Cache缓存页面号缓存页面号一、主存和缓存的编址：一、主存和缓存的编址：主存和缓存按页面存储主存和缓存按页面存储 页面的大小相同，页面的大小相同， B 为页为页2022-3-2976二、命中与未命中二、命中与未命中缓存共有缓存共有 C 页，主存共有页，主存共有 M 页，页， M Cl命中：主存页面命中：主存页面 调入调入 缓存，主存页与缓存页缓存，主存页与缓存页建立建立了了 对应关系。用对应关系。用 标记记录标记记录 与某缓存页建立了对与某缓存页建立了对 应关系的应关系的 主存页号主存页号。l未命中：主存页面未命中：主存页面 未调入未调入 缓存，主存页与缓存页缓存，主存页与缓存页 未未

58、建立建立 对应关系。对应关系。2022-3-2977三、三、Cache 的命中率的命中率命中率：命中率： CPU 欲访问的信息在欲访问的信息在 Cache 中的中的 比率。比率。命中率与命中率与 Cache 的容量与页面大小有关。的容量与页面大小有关。 在一个程序执行期间，设在一个程序执行期间，设Nc为访问为访问cache的总命中次的总命中次数，数，Nm为访问主存的总次数，为访问主存的总次数，h定义为命中率，则有：定义为命中率，则有：mccNNNh 命中率：命中率：为提高访问效率，命中率为提高访问效率，命中率h越接近越接近1越好，命中率越好，命中率h与程与程序的行为、序的行为、cache的容量

59、、组织方式、块的大小有关。的容量、组织方式、块的大小有关。2022-3-2978 若若tc表示命中时的表示命中时的cache访问时间，访问时间，tm表示未命表示未命中时的主存访问时间，（中时的主存访问时间，（1-h）表示未命中率，则）表示未命中率，则cache/主存系统的平均访问时间主存系统的平均访问时间ta为：为：平均访问时间：平均访问时间：mcat )h1(htt 访问效率：访问效率：访问效率访问效率e与命中率有关。与命中率有关。%100t )h1(htt100Cacheemcc 平均访问时间平均访问时间的时间的时间访问访问2022-3-2979例：例：CPU执行一段程序时，执行一段程序时

60、，cache完成存取的次数为完成存取的次数为1900次，主存完成存取的次数为次，主存完成存取的次数为100次，已知次，已知cache存取周期为存取周期为50ns，主存存取周期为，主存存取周期为250ns，求，求cache/主存系统的效率和平均访问时间。主存系统的效率和平均访问时间。解解: h=Nc/(Nc+Nm)=1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/(r+(1-r)h)=1/(5+(1-5)0.95)=83.3% ta=tc/e=50ns/0.833=60ns2022-3-2980四、四、Cache 的基本结构的基本结构 Cache的结构原理的结构原理