第五章存储器

1、 存储器是计算机的重要组成部分，是计算机的大“仓库”，它在计算机中的基本作用是存放数据和程序。由于计算机是以存储程序的方式实现“自动操作”的，因此存储器不仅使之具有记忆功能，而且是计算机高速自动运行的基础。 计算机系统对存储器的基本要求首先是信息存取的正确可靠，不丢失信息；其次是对存储速度及存储容量的要求，容量大，信息的存储量就大，计算机的功能就可以加强，而提高存储器的存取速度则直接影响到计算机的运算速度。可见对存储器来说，扩大容量、加快速度、缩小体积、降低成本是关键技术。因此改进存储器件本身的性能，不断地提高性价比是研究存储器时所关心的问题。本章的重点是研究半导体存储器的分类、存储原理、结构

2、形式。对于高档计算机，由于对存取速度和容量提出了更高的要求，因此对高速缓存及存储器的管理也应予以重视。 一般情况下，人们说的存储器，指的是存储硬件，而且指的是存储硬件中的内存储器M（主存或内存）。 主存存取速度快，但容量小，所以需要外存（辅存）与其配合使用。 主存、外存再加上管理它们的软件就构成传统计算机的二级存储系统。 高速缓冲存储器、主存、外存再加上管理它们的软件/硬件就构成了现代计算机的三级存储系统。5.1.1 存储器及其分类1. 按存储介质分1) 磁性存储器2) 半导体存储器3) 光学存储器2. 按存取方式分类1)随机存取存储器2)顺序存取存储器3)直接存取存储器4)只读存储器3. 按

3、信息保存的时间长短分1)非易失性存储器闪速存储器(Flash) 磁存储器、光学存储器、半导体ROM存储器等2）易失性存储器半导体RAM中的SRAM、DRAM等属于此类，断电后信息全部破坏。4. 按性能(速度及容量)分类1）寄存器2）高速缓冲存储器3）主存4）外存图5-01 存储设备分类5.1.2 存储器的性能指标 存储器的性能指标有可靠性、价格、易失性、集成度、功耗、电源种类、容量、存取速成度等等，但最主要的指标是容量和存取速度。1. 半导体存储器的容量 半导体存储器的容量常用位容量来表示，即每个半导体芯片可以存储的二进制位的位数。常用下面的式子来表示： 存储器芯片的容量=芯片的地址单元数数据

4、线的条数 Inter 2114芯片的片容量=10244 Inter 6224芯片的片容量=81928 Eprom2716芯片的片容量=2K8 Inter 4164DRAM芯片的片容量=655361 2. 存取时间和存取周期存取时间: 从读/写命令有效到读/写操作完成的这一段时间。存取周期： 指的是CPU连续两次启动存储器读/写操作的时间间隔。 就是我们在第二章中说的存储器读周期或存储器写周期。5.1.3 存储器体系结构 为了提高计算机的系统性能的需要，我们要求存储器具备大容量、高速度、小体积、低成本。如果使用单一的某一种存储器，就现在的技术条件来说，这是不可能的。人们提出了一种折中的解决办法，

5、这就是存储器的分层结构和以后发展而来的多级存储体系结构。在这个金字塔形的层次结构中，越靠近塔顶的部分，容量越小，存取速度越快，单位容量的存储单元的价格越高。1. 二级存储体系 这里的二级存储体系中的主存储器和辅助存储器在硬件上就是分层结构中的主存储器、磁盘存储器、磁带及光盘存储器等。但要引起注意的是，这里不光有硬件层次的不同，更重要的是，这里面还包含了管理它们的软件系统。 在这样的二级存储体系中，辅助存储器和主存储器在操作系统中虚拟存储管理软件的支持下，被当成一个大容量的主存储器，程序员在写程序时，完全不要考虑主存的容量够不用的问题。二级存储体系不能解决主存速度问题。2. 三级存储体系 在CP

6、U和主存之间增加了一个容量较小，但速度跟CPU基本匹配的高速缓冲存储器（Cache），在辅助硬件的帮助下，必要时，Cache和主存能高速的交换数据，以保证最常用的代码和数据放在Cache中，这样整个 Cache-主存系统的运行速度就接近于Cache的运行速度。 三级存储体系很好的解决了主存和CPU速度不匹配的问题。 主存容量小和程序代码量及数据量越来越大的矛盾。 这里要注意，CPU和Cache、主存可以相互交换信息，而CPU不能和辅助存储器交换信息。3. 多级存储体系 主要是Cache的级数增加，现在高档微机中，一级Cache已都已集成到CPU中，在PentiumII以后的机型中，二级Cach

7、e也集成到CPU芯片内。有的机型还使用了三级Cache。5.2 RAM存储器工作原理 当前主要使用半导体存储器作为主存。它通常分为两大类，一类是RAM，另一类是ROM。我们先介绍RAM。 RAM存储器按半导体材料不同，又可分为双极型RAM和MOS RAM两类。 双极型RAM存取速度很高，当采用射极藕合逻辑（ECL）时可达10ns，采用肖特基(Schottky) TTL逻辑可达20ns。但结构较复杂，集成度较低，功耗大，成本也较高。可用做Cache。 主存常用MOS RAM, MOS RAM按电路结构不同，分为静态（Static) RAM (SRAM）和动态（Dynamic) RAM（DRAM）

8、两种。比较而言，DRAM的集成度较SRAM高得多。5.2. 1 SRAM存储器 对于SRAM存储器将从两个方面进行分析：一方面分析记忆单元，了解存储原理；另一方面分析存储芯片，理解存储器组成（功能结构）。1SRAM存储原理、 (1)对记忆单元的要求 记忆单元（存储元）是构成存储体的基础，它能存储一位二进制信息。下面通过记忆单元来了解存储器的存储原理。 对记忆单元有下列要求： 1)必须有两个稳定状态，一个状态用来记忆“1，另一个状态用来记忆“0。 2)每个记忆单元必须能够被唯一的寻址。 3)在外部信号（读或写信号）的控制下，记忆单元内的状态能够被读出或写入。 4）在外部信号控制下原有状态可以被改

9、变（可多次读写），即“1”变“0”， “0”变“1”。若原存状态为“0，通过写“1”操作，使状态由“0”变“1”。反之亦真。 5)在条件不变时，记忆状态能长期保持。 (2)六管静态记忆单元电路（SRAM） 图5-5b中虚线部分为典型的六管静态记忆单元电路，它是由存储电路和选择电路组成。图5-5a是存储电路，这是一个MOS触发器，它是由两个MOS反相器（T1和T2）交叉藕合而成，T3、T4可看成是负载电阻R。地址选择电路由T5、T6、T7、T8构成，分别由X地址和Y地址选择，它是MOS电子开关。T1、T2 、T3、T4、T5、T6、T7、 T8都是MOS管。 六管静态记忆单元电路信息存储原理 详

10、见教材P118六管静态记忆单元电路读写工作过程 详见教材P118 必须强调的是： SRAM是非破坏性读出，而DRAM是破坏性读出。2. SRAM芯片 典型的SRAM芯片是2114 SRAM芯片，如图5-6所示。图5-6a是Intel 2114 SRAM芯片的逻辑结构框图。它是1K 4位的SRAM，即地址空间为1 K (1024 )，故地址线有10条，即A9A0, 数据线有4条，I/O0I/O4。使用行列双译码。（1）逻辑结构 典型的SRAM存储器是由存储矩阵、地址选择线路、读写电路（读写放大器）、数据寄存器和控制电路组成。 1)存储矩阵。将记忆单元组织在一起有两种结构：一种是线性结构；另一种是

11、矩阵结构。将大量的记忆单元按一定的矩阵结构组成的集合体，称为存储矩阵。它是存储器的核心，用来存储程序和数据信息。在线性结构中寻找记忆单元用线性地址；在矩阵结构中寻找记忆单元用矩阵地址，即用X地址和Y地址。 2)地址选择线路。与存储结构相对应，地址译码也有两种形式：一种是一维地址译码，也称为字译码；另一种是二维地址译码，也称为行列译码或矩阵译码。Intel 2114 SRAM芯片采用二维地址译码，因此它的地址分为行（X）地址和列（Y）地址两部分。 地址选择线路实质上是存储器的寻址系统。地址选择线路是由地址寄存器（MAR)、地址译码器和驱动电路组成，从图5-6a只能看到行选择和列选择相关电路。它的

12、功能是将CPU送来的地址存放在地址寄存器中；然后经地址译码器译成记忆单元的地址，即行（X）地址和列（Y）地址，作用是选择记忆单元；最后再经驱动电路驱动记忆单元，驱动电路的作用是增加驱动线（选择线）的负载能力。 3)读写电路。它由读放大线路和写放大线路组成。在存储器读或写信号（WE)的控制下对记忆单元进行读信息或写信息操作。图5-6a已隐去此部分电路。 4)数据寄存器。又称数据缓冲器（MBR)。它的作用是寄存从存储矩阵的被选中的记忆单元读出的数据信息或从CPU写入存储器的数据信息。这是存储器和CPU交换数据的枢纽。从图5-6a的输人数据控制和列I/O电路可大致看出。 5)控制电路。读写控制电路由

13、图5-6a中输入数据控制及门电路可大致看出。它的作用是接收CPU发来的读写命令（WE）等，产生一系列的控制信号，控制存储器进行相应读写操作。 可以看出：存储器以地址寄存器、数据寄存器以及控制电路作为与CPU的接口（界面）。 (2）工作原理 它的工作原理如下：当读写M时，CPU发出的地址信号，一方面经过译码器产生选片信号送到2114芯片的CS（片选信号，低电平有效）引脚。CS=0，选中该芯片；CS=1，未选中。另一方面A9A0送到2114的相应引脚以选择芯片内部存储单元。CPU发出的读写控制信号送2114的WE引脚，WE=0写有效；WE=1，读有效。在CS和WE控制下，当CS=0,WE=0，即写

14、操作时，输入三态门打开，CPU送来的数据经I/O0I/O4，写入选中的存储单元；当CS=0,WE=1，即读操作时，则输出三态门打开，从存储单元读出的信息经I/O0I/O4送到数据总线，从而送到CPU。注意：图5-6a数据三态门的方向，一为输入，一为输出。对芯片而言，数据是4位并行读出或写人的。 (3)芯片引脚 引脚的意义可参见图5-6b，左边是引脚图，它指出了芯片的引脚位置。引脚图可在芯片手册中查到，用于实验和组装工艺。右边是逻辑符号图，它将芯片引脚进行了归类：地址线A9A0以及CS，数据线I/O0I/O4 ，控制线WE，电源线Vcc和GND（通常在逻辑图中省去）。工程图纸中通常采用逻辑符号图

15、。5.2.2 DRAM存储器1 MOS DRAM存储原理 DRAM是利用栅极电容C来存储电荷的。电容上有饱和电荷称为存“1”，无电荷称为0。 MOS DRAM记忆单元电路有4管、3管和单管几种。典型的动态RAM记忆单元电路如图5-7所示，它由存储部分C和选择电路T1 、 T2构成。T1、T2是MOS开关管。当该记忆单元被选中时，行、列选择（线）信号均为高电平，T1、T2导通。当读出时，C上储存的电荷经T1、 T2，再经刷新放大器放大再输出向数据输入输出线放电。C上有电荷时读出“1”，无电荷时读出“0”。当写入信息时，电流经数据输入输出线通过T1、 T2向C充电；写入“1”则C上充有电荷，写入“

16、0”则C上无电荷。 DRAM电路在读出时，C放电，原存信息被破坏。这是破坏性读出，与磁芯存储器相类似，因此需要恢复原有存储的信息，这个恢复过程称为再生或重写。 由于C的电容值很小，又由于电容会泄漏，尤其是在温度上升时，泄漏放电会加快，所以典型的维持信息的时间约为2ms。超过2ms信息就会丢失，这就需要进行动态刷新，使泄漏的电荷得到补充。当然每读写一次也自然对相应存储单元进行了重写，然而在2ms内不可能对所有存储单元进行一次读写，因此必须专门对DRAM进行刷新。 重写和刷新都要通过刷新放大器进行，但是重写是在读操作的同时完成的，而刷新是独立的操作。必须注意，读写操作和刷新操作有根本的不同： 读操

17、作时，既有行地址，又有列地址，只能对一个存储单元进行读写，而刷新操作只有行地址，因此会对一行的所有单元进行刷新； 读写操作时，存储单元的信息将和CPU进行传输，而刷新操作时，一行所有存储单元的信息都不能从存储芯片输出。 2.2164/4164 DRAM芯片 2164/4164是64K(65536) 1位的两种DRAM芯片，两种芯片的结构大同小异。片内集成有64K个记忆单元。IBM PC/XT内存就是用4164芯片组成的。 （1)逻辑结构 2164/4164芯片的逻辑结构框图如图5-8a所示。它由存储矩阵、地址选择线路、（行译码器和列译码器）、读出放大器、数据缓冲器以及控制电路等5部分组成。图5

18、-8 2164/4164DRAM芯片逻辑结构框图 与SRAM芯片的不同：四个存储矩阵、读出放大器、刷新控制电路、地址线分时复用技术。 按行刷新，四个矩阵行号相同的行同时刷新。 64K个记忆单元组成4个128 x 128的存储矩阵，芯片容量总计为4128128=64K1。行地址有7位，经行地址译码器能选中128行之一；列地址也有7位，经列地址译码器能选中128列之一。行、列地址同时能选中128128存储矩阵中任一个单元，因此4个矩阵将能读写4个单元；再用2位地址选择4个矩阵之一；因此16位地址仅能读写相应的一个存储单元的内容，即只能存取1位信息。 地址选择线路由地址锁存器和行、列译码器等组成。为

19、了减小芯片体积，减少芯片引脚，DRAM采用地址复用技术，仅用8个地址引脚（A0A7）分两次将CPU送来的16位地址（ A0A7 ）输入。在行选通信号RAS作用下，将先送来的8位地址送至行地址锁存器；在列选通信号CAS作用下将后送来的8位地址送至列地址锁存器。 由于每条行地址驱动线同时加到4个存储矩阵，即选中4个矩阵的同一行，因为一行有128个记忆单元，因此总共有512个记忆单元被选中，并经过512个读出放大器进行鉴别、锁存、再生（重写）。当刷新时，因只有行地址，所以每行能刷新512个单元，又由于刷新时没有列地址，所以并无信息从存储器芯片输出。 同样，每条列地址驱动线也同时加到4个存储矩阵，即选

20、中4个矩阵的同一列，一列也有128个记忆单元，因此总共有512个记忆单元被选中。当行、列都选中时，每个矩阵读出1位。若再用2位地址选择4个矩阵之一，则DRAM芯片只能存取1位信息。 数据缓冲器由输入缓冲器和输出缓冲器两部分组成。当写信号WE =1时，表示读，即将选中地址单元的内容读出，再经过输出缓冲器进行输出；当写信号WE =0时，表示写，即写入的数据经数据输入缓冲器写入选中的单元。芯片的数据线分别有数据输入线DIN和数据输出线DOUT。当芯片作为数据位时，DIN和DOUT连接在一起，作为数据线D 。 DRAM常需要进行奇偶校验，当芯片作为校验位时，DIN用于写校验，DOUT用于读校验。 控制

21、电路包括行时钟缓冲器、列时钟缓冲器、写允许时钟缓冲器等，它将控制整个芯片的读写工作。 (2）芯片引脚 图5-8b是Intel 2164/4164芯片的引脚图（左面）、逻辑符号图（中间）和引脚的逻辑意义（右面）。注意：它没有CS或CE信号。 (3）刷新 DRAM的记忆单元依靠电容来存储信息，由于电容的绝缘电阻不可能无限大，因此漏电不可避免。MOs管栅极电容较小，存储的信息只能维持约2 ms。为了保持存储的信息不丢失，必须旬隔2 ms就对存储器所有存储单元的电容进行充电，这就是“动态刷新”。 对于2164/4164芯片来说，要对芯片进行刷新，必须在2ms以内进行。由于每个行地址只能刷新512个单元

22、，需刷新128次（行）才能将全部 64K个单元刷新完毕。因此必须每隔(2 ms/128）15. 6us刷新一行。这种刷新方式比较普遍，PC就采用这种方法，称为分行刷新，也称为异步刷新。 3存储器工作时序 存储器工作时序参看第2章2.2.5节中的取指令总线周期和存储器读总线周期的相关内容。5.4存储器组织技术 应用存储器芯片构成存储器的方法称为存储器组织技术。存储器组织技术有并联、串联和混联三种。基本的存储器是以字节为单位的，若是字存储器（以字为单位）或双字存储器（以双字为单位）则要用专门的组织技术。5.4.1基本存储器组织技术1. RAM芯片的并联 并联又称位扩展法。常用于存储器芯片的数据位是

23、1位、2位或4位的情况，存储器的数据位一般是以字节为单位。并联是指用并联技术将若干片RAM芯片组织成基本存储器。因为这种方式的特点是数据位扩展，即将数据位从1位、2位或4位扩展到8位，使之构成字节。例5-1用SRAM 2114芯片并联构成容量是1 KB的RAM。其步骤是：1）计算2114芯片数芯片数=RAM容量RAM芯片容量(1K8)/(1K4) =2(片）。2) 2片2114并联2片2114并联，如图5-14中虚线框内部分。并联方法的特点是： 并联时将两芯片的同名地址线连接在一起。 并联时将两芯片的数据位组合成8位，1个芯片数据为D3D0，另一个芯片数据为D7一D4。 两芯片的CS接在一起，且与地址译码器的某一个输出信号端相接。 两芯片的其他控制线（如WE)，按同名线接在一起。 2. RAM的串联 串联又称地址扩展法，或字扩展法。常用于存储器地址空间是存储器芯片地址空间的若干倍的情况。串联是指用串联技术将几个存储容量较小的存储器组织成较大存储器，此处所指容量的扩展实际上是存储地址的扩展。例5-2用1 KB RAM存储器（芯片）构成2KB RAM存储器。