缘分连连看项目 - 显示译码模块设计

1、FPGA/CPLD应用技术应用技术温国忠温国忠 、余菲、曾启明、余菲、曾启明晏凯、刘俐晏凯、刘俐缘分连连看项目缘分连连看项目数码管显示模块设计数码管显示模块设计曾启明曾启明 博士博士电子邮件：电子邮件：电话：电话：185030520081.该模块是整个电路最复杂的部分，负责接收另外两个模块送过的显示信息，并转化为数码管的BCD码输出，使4位数码管显示正确的信息。2.该模块输入除了clk和rstn外，还包括qian、bai、shi、ge和error信号，输出是动态扫描信号scan和段信号smg。数码管显示模块设计 / -a- / | | / f b / | | / -g- / | | / e c

2、 / | | / -b- abcdefg=8b01101101显示数字“2”信号名I/O位宽含义clkI1 bit系统时钟输入rstnI1 bit系统复位信号qianI4 bits密码输入时间的高位baiI4 bits密码输入时间的低位shiI4 bits预存信息的高位geI4 bits预存信息的低位errorI1 bits密码错误信号scanO4 bits数码管位扫描信号smgO8 bits数码管段数据信号BCD译码部分核心代码case (bin) 4b0000 : abcdefg=8b01111110 4b0001 : abcdefg=8b00110000 4b0010 : abcdefg

3、=8b01101101 4b0011 : abcdefg=8b01111001 4b0100 : abcdefg=8b00110011 4b0101 : abcdefg=8b01011011 4b0110 : abcdefg=8b01011111 4b0111 : abcdefg=8b01110000 4b1000 : abcdefg=8b01111111 4b1001 : abcdefg=8b01111011 default : abcdefg=8b00000000; / 熄灭 endcaseabcdefgscan0scan1scan2scan3动态显示的原理原理解释例子：用数码管显示952

4、7需要轮流打开4个数码管，每个数码管显示1/4的时间，由于视觉暂留效应，就好像显示4个不同的数字设计思路：1.打开scan0的时候，在abcdefg线上赋值“9”2.打开scan1的时候，在abcdefg线上赋值“5”3.打开scan2的时候，在abcdefg线上赋值“2”4.打开scan3的时候，在abcdefg线上赋值“7”9527设计轮流打开的SCAN信号首先要降低扫描速度，生成一个大约为0.01s-0.1s的时钟利用这个时钟信号产生一个state信号如下：reg1:0 state; reg3:0 scan;/注意要用always就必须是regalways(posedge clk_div

5、)state=stats+1b1;在state控制下，轮流把scan打开always (state)case (state)2b00 : scan=4b0001;2b01 : scan =4b0010;2b10 : scan =4b0100;2b11 : scan =4b1000;default: scan =4b0000;endcase在state控制下，轮流把9、5、2、7放到bin上（最终经过译码放到了abcdefg上面去）reg3:0 binalways（state）case (state)2b00 : bin=4d9;2b01 : bin=4d5;2b10 : bin=4d2;2b11 : bin=4d7;default: bin=4d0;endcase应用型本科核心课程 教师：余菲 电话mail： 如果9、5、2、7是四组输入会怎么样？geshibaiqianclock 原来：在state分别为00、01、1