数电电chapter但是 在数字电路和系

1、Chapter 5触发器 (Flip-Flop，FF) 第四章组合电路特点：逻辑门组成没有记忆功能例：译码器、数据选择器、数据分配器、全加器、比较器但是，在数字电路和系统中，常常需要暂时记忆系统的中间过程（中间结果）需要储存元件例：电梯的记忆单元 （ Memory unit）电路 时序电路 :特点：触发器组成 记忆功能1触发器定义:一种能够记忆一位二进制数的基本电路一个触发器能一位二进制信息, 触发器也被称为锁存器 (Latch)a) 双稳态 （Bistable）:1 和 0触发器特点b) 既可以置1，也可以置0c) 输入信号消失以后，触发器仍然保持新的状态2§5.1基本 RS-FF

2、5.1.1由与非门的基本 RS-FFRS-FF两个交叉耦合与非门1. 电路输入:SRSetReset置位端复位端QQG1G2Q=1, Q =0Q=0, Q =1“1” 态 高“0” 态 低输出:SR定义:把FF的输出称为FF的状态，即FF的状态为 Q3&&QQ 0表示符号1G1G2SR0 SR112. 工作原理(输入和状态之间的关系）1)=0,R =1Q=1, Q=0Set(置1）G1 被锁住,S如果 S 变成 1,因为 Q = 0, G1被锁住, Q = 1S = R = 1状态保持: No-change (NC)输入改变了，输出没有变，FF 保持了当前状态 （实现了“记忆”

3、功能)4&&0G1Q1G2S = 1, R = 02)&&G2被锁住Q = 1,01SRQ = 0Reset(置0)1如果 R 变成 1,真值表Q = 0,G2被锁住S = R = 1保持原来状态 Q = 0（实现了“记忆”功能)5S RQ QFF state000110111001NC NC置1 置0 保持S= R = 0,=1,3)11Q如果强制为逻辑高 (Forced High ）G1G2&&同时由 0变成1如果 R, S00此时要看 与非门的 传输延迟（propagation delay time）tpdSR11tpd1 < tpd

4、2(G1快)Q = 0(G2快)Q = 1tpd1 > tpd2不能预先知道哪一个快不能预知是哪种. 在S R 同时从0变到1时，状态不定不同时由 0变成1如果 R, S会怎么样？6S RQ QFF state00011011111001NC NCS R 01, 不确定Set (1)Reset (0)No- change用RS触发器设计抢答器设计两个人的抢答器电路由基本RS触发器1.闭合SB1，其中一个灯亮（是一个随机状态）2.闭合SB2和SB3，没有灯亮3. 放开SB2和SB3，谁先放开，对应的灯亮。实现抢答。缺点，和现实情况不一致。现实中一般比较谁先按键。7自动复位抢答器增加了与非门

5、IC-1、IC-2，电容器C1、C2通电以后，其中一个灯亮。1端和5端流出的微弱电流向C1、C2充电。经过一段时间后，C1、C2达到高电平。灯熄灭。进入抢答状态。谁先按键，电容通过接地瞬间放电。对应的灯亮。SB2、SB3松开后，经过一段时间，灯熄灭，进入抢答状态（自动复位）。 如果有3个或以上人数参与抢答，电路怎么改进？85.1.2触发器逻辑功能的表示方法表示RS-FF的逻辑关系Qn+1Qn下一个稳定状态当前稳定状态输入信号 (对于 RS-FF)SR也就是说，触发器的下一个稳定状态是当前稳定状态和输入 信号的函数状态转移真值表（状态表） Truth table状态方程（特征方程）State e

6、quation (Characteristic equation)状态转移图和激励表 State diagram and Transition table波形图（时序图） Waveforms (Timing diagrams )91状态转移真值表Q表示基本RS触发器的逻辑功能G1G2SR真值表简化的真值表简化10RSQn+101010111Qn00uncertainRSQnQn+101010010101001111111001100000 uncertain1 uncertain&&2状态方程（特征方程）Qn+1 R SnQ0001111001状态方程（特征方程）ì&

7、#239;Qn+1= S + RQn注意：将R 和 S 看作整体输入信号íïîS + R = 1符号上面的横线表示低电平有效约束条件：S和R不同时为011001011RSQnQn+101011010111100000010011100110 uncertain1 uncertain3.状态转移图用图形表示输出状态转换的条件和规律组合电路与时序电路的区别组合电路:真值表表示输入输出之间的逻辑关系时序电路:状态图表示状态转换和转换条件状态代码状态转换 (从一个状态转换到另一个状态)转换条件条件10X/Z条件1/0X/Z10QnQ n+10/00/01/112激励表Tr

8、ansition Table列出已知状态转换和所需要的输入条件的表称为激励表。激励表是以现态 Qn 和次态 Qn+1 为变量，以对应的输入 R S 为函数的关系表.基本 RS触发器的激励表表示在什么样的激励下，才能使现态 Qn 转换到次态 Qn+1.Qn+1Qn已知求输入？13Output transitionsFF inputQn Qn+1RS00011011 110011RSQnQn+101011010111100000010011100110 uncertain1 uncertain4.波形图（时序图）根据触发器的输入波形，求相应的输出波形.(假设初始状态 Q = 0)VtS0R00Q1

9、Q1状态不定14S RQ QFF state00011011111001NC NCS R 01不定Set (1)SRReset (0)Q=RNo- change§5.2时钟触发器 (Synchronous同步触发器FF)在数字系统中，为协调各部分动作，某些FF需要在同一时刻动作。引入一同步信号，这些 FF 只有在同步信号到达时才按输入信号改变状态。同步信号被称为时钟脉冲信号。CLK signal:时钟信号是周期性的方波上升沿（正边沿）Rising edge (Positive edge)下降沿（负边沿）Falling edge (Negative edge)155.2.1 时钟 RS

10、触发器在基本RS触发器上增加 G3、G4 ,仅当CLK=1时, G3 和 G4 打开. 当CLK=0时,和G4 被锁住.G3只讨论CLK=1的情况CLK RS1Active high高电平有效0举例：状态改变定义:QnQn+11CLK2CLK之前的状态 - 原状态Qn+1QnCLK之后的状态- 新状态，次态QQn+1Qn对于每一个 CLK都存在Qn , Qn+116G1G2G3G4时钟 RS触发器真值表SRG4G3SRCLKzS=R=0FF 保持不变Qn+1=QnzS=0, R=1G3=1,G4=0zS=1, R=0G3=0,G4=1Qn+1=0Qn+1=1zS=1, R=1G =G =0,=

11、134Q 不确定S and R 10,17S R QnQn+1评语00000101S=R=0 Qn+1=Qn01001100RS Qn+1=S10010111110111R=S=1,=1S R 1 0 S RQ QFF state00011011111001NC NCS R 01不定Set (1)Reset (0) No- change同步RS的输入输出关系Qn+1Qn符号SR0001111001CLKSR同步RS-FF特征方程Qn+1 = S + RQn同步RS的缺点:存在不确定状态SR = 0约束条件：S和R不同时为1180011015.2.2同步D触发器 (Gated D-FF)Q在 S

12、 和 R 之间增加一个非门SR&&S=D, R= D消除不确定状态&&原理:CLK =0, FF 不工作CLK =1, FF 工作状态CLKSR1D符号D=1, (S=1, R=0)Qn+1 = 1IEEED=0, (S=0, R=1)Qn+1= 0同步D触发器 的特征方程:Qn+1= DCLKDCLKDcontrol191DC1三人抢答器“清零”松开后，会怎么样？如何改电路，实现四人抢答器？此种电路，可以无限增加参与人数吗？205.2.3同步JK触发器（Gated JK-FF）两个输入: J, K111010010001QQCLK =0, 停止;CLK=1,

13、工作&111 0&&1 1 00 01CLKJK从输出到输入，增加两条反馈线S = JQn ,R = KQnQ, Q 不同时为1，R S不同时10消除不确定状态21J K QnQn+1评语00000101001110010111011101001110J=K=0Qn+1=QnJKQn+1 = JJ=K=1Qn+1=Qn&01JK-FF的特征方程Qn+1QnJKQn+1 = JQn + KQn0001111001符号:从 同步RS触发器分析，得到相同结论Qn+1= S + RQnJCLKK= JQn= JQ nnCLK 正边沿有效+ KQn2200111001JK

14、-FF 激励表State tableJK-FF状态转移图J =1,K =fJ = 0K = fJ = fK = 001J =f,K =123J K QnQn+100000101001110010111011101001110Output transitionsQn Qn+1FF inputJK000110 110 1 105.2.4时钟 T触发器J = K = TJKCLKT= TQn + TQnQn+1= T Å QnT-FF的特征方程:T=0,T=1,Qn状态不变nQ翻转Toggle时钟T触发器是时钟（同步）JK触发器的特例24TCLK5.2.5同步触发器的缺点在CLK=1期间,

15、 FF处于触发状态出现 空翻Qn+1会随着输入R, S, D, J, K, T而不断变化空翻：输出 在一个时钟周期内改变多次一个 CLK 周期内，Q 端只能变化一次，变化一次 以上称 FF 的空翻。CLKQn+1=DD同步触发器都存在空翻问题要克服，用新结构Q0变化4次变化2次变化1次25§5.3 主从触发器 (Master - Slave FF)为了克服 FF 的空翻，出现了几种结构的 FF原理：边沿触发 edge - triggered触发器只在时钟脉冲的边沿改变状态，减少空翻的机会正边沿触发负边沿触发边沿到来的瞬间触发，缩短触发时间主从触发器 就是可以克服空翻的触发器之一265

16、.3.1主从RS触发器两个同步RS触发器，一个非门。在CLK周期内，一个FF工作，另一个FF停止。SlaveFF 从Q 把“从触发器”的状态定义为整个触发器的状态1MasterFF 主主触发器的输出为 QSCLKRCLK=0,主 FF 停止工作, Q保持不变Q 状态不变Q 状态不变CLK =1, 从FF工作 ,CLK=1,主 FF工作, S,R QQ 状态不变CLK =0,从FF停止工作27把触发器看作一扇门；工作，门开；不工作，门关。上升沿1低电平高电平SCLKR从结论：SR不能通过主上升沿不触发28SRSR下降沿高电平低电平Q1从Q Q SCLKR主结论：SR能通过下降沿触发SRSRQ只与

17、时钟正边沿期间Q最后的输入信息有关29下降沿高电平在CLK 从1转换到0的瞬间 (CLK 下降沿),主触发器的信息被传递到输出端低电平Q从主从RS-FF 是下降沿触发的Q Q 主Q只与时钟正边沿期间Q最后的输入信息有关SRSRCLKS RQQRSQn+1=S10空翻0从触发器无空翻，Q 无空翻305.3.2 主从 JK触发器在主从RS触发器的基础上，增加从输出到输入的两条反馈线，形成主从JK触发器Q与同步JK触发器相同真值表特征方程&&&&Qn+1= JQn + KQn1&&J KQn+1&&Qn01QnJ=K=0, 保持JK,

18、Qn+1= J J=K=1, 翻转0 00 11 01 1CLKJK31主从JK触发器是一个可以实用的: 无空翻， 无状态不定主从JK触发器的功能主从JK触发器在时钟的负边沿触发.在时钟负边沿到来之前如果 J = K = 0如果 J KCLKQn+1 = QnQn+1= JCLKCLKQn+1 = Qn如果 J = K = 1不管 Q如何变化Qn+1取决于有效边沿前的最后信息32例：画出主从J-K触发器的输出波形，初始状态Q=0CLK123451JJ=K=1J KJ=K=0KQ初始状态 Q=0等待下降沿符号Q, J 在同一侧Q, K 在同一侧CLKJKIEEE331JC1 1K练习：主从JK触

19、发器的初态Q=0, 画出输出端Q的波形CLK 12345J KQ345.3.3 直接输入 触发器同步触发器: CLK, J, K, D, T, R, S非同步触发器 (直接输入)触发器分类Q0RD&&S0D直接置位(置 1)S D&&强制1&&直接复位(置 0)RD&&直接输入具有绝对优先权CLKJK35直接输入端强制改变触发器的状态,有绝对优先权,于 J, K, CLK置 1清0低电平有效Qn+1= JQn + KQnS D = RD = 1 S D约束条件RDQ, J, SD 在同一侧Q, K, RD 在同一侧CLKJK36S

20、 D 1JC1 1KR DS D RDCLK J K QnQn+101101100 1S D直接0RD直接FF 正常工作不型号：74LS112双JK触发器37例: 画出JK触发器的输出波形沿不起作用CLK 123456SDRD00 0JK10Q0异步优先沿前是异步, 优先无 SD, RD 波形时， SD = RD = 1385.3.4 主从 D触发器在主从JK触发器的输入端之间加入一个非门JKCLKDCLK1Dìï Qn + 1= D特征方程í= R= 1ïî S约束条件DDD-FF 是 JK-FF 中JK 的部分，是JK-FF 的特例39如果

21、时钟下降沿到来之前, D=0 (D=1),则触发器的状态变成Qn+1 =0 (Qn+1 =1).称D-FF为延迟触发器DelayQn+1 延迟了一个时钟周期练习12345CLK SDRDD 00011Q0沿前强制405.3.5主从 T-FFJ = K = TJCLKKTT-FF特征方程nn+1= TQ+ TQ= T Å QnnQT=0,T=1,QnnQSD = RD = 1约束条件翻转触发器下降沿触发T-FF 是 JK-FF 中J=K 的部分，是JK-FF 的特例41TCLK5.3.6 主从触发器的问题主从触发器:CLK=1 期间，输入信号数据（ J、K、D、T ）不变化，否则会出现

22、 “一次变化” 现象，使 FF 输出状态不能反映 CLK 在从 1 到 0 前瞬间 J、K 端的状态，破坏了逻辑关系。主从式FF只适用于具有窄时钟脉冲的场合。42§5.4 正边沿触发的触发器正常工作时，主从 JK触发器要求J, K 信号在CLK1期间不变。但干扰信号仍能进入。改进正边沿触发CLK435.4.1 正边沿触发的 D-FF(S D = RD = 1)原理:CLK=0, G3=G4=1, Q 不变1&& 2D通过 G6、G5 等在 G3、G4S DRD0 110如果在CLK=0期间，D=0,G6=1, G5=0,3&& 40 110CLK当时钟的正边沿到来时5&&6CLKD0G3=1, G4=0,Q=01在CLK=0期间，如果D=1G6=0, G5=1,Qn+1= D Q=144G3=0, G4=1,当时钟的正边沿到来时维持阻塞式FF在CLK 上升沿触发CLK上升沿前的数据D为CLK上升沿到时 Qn+1的状态符号:CLKDQS DRDDCLK正边沿触发Qn+1 =DFF45RDS D直接输入端画波形图的步骤辨别触发边沿Qn+1 = DQn+