可编程逻辑器件（EDA）：第1章概述-ST

1、EDA技术实用教程技术实用教程第1章 概 述11.1 EDA1.1 EDA技术及其发展技术及其发展 zEDA (Electronic Design Automation) 20世纪世纪70年代年代 PCB20世纪世纪80年代年代 CMOS 20世纪世纪90年代年代 HDL 21世纪后世纪后 IP21.1 EDA1.1 EDA技术及其发展技术及其发展 zEDA (Electronic Design Automation) zelectronic VS electric VS electricalz均为adj31.1 EDA1.1 EDA技术及其发展技术及其发展 zEDA (Electronic

2、Design Automation) zelectronic VS electric VS electricalz均为adjzelectronic：电子的； electric：电力的，以电为动力的；electrical：电气科学的41.1 EDA1.1 EDA技术及其发展技术及其发展 zelectronic VS electricalz电学的三种形式： 1、强电（电路）电气，36V-220V及以上； 2、弱电（电路）电子，36V以下； 3、微电（半导体）微电子z三种形式相互融合，相互支撑zNEC（Nippon Electric Company），日本电气51.1 EDA1.1 EDA技术及其发

3、展技术及其发展 z微电（半导体） 微电子z130nm 90nm 65nm 45nm 22nm 14nmz晶体管栅极的宽度，摩尔定律（18个月）z现状： 漏电问题 尺寸很难继续缩小 散热和功耗问题 主频很难继续提高 多核 与 集群 61.1 EDA1.1 EDA技术及其发展技术及其发展 z EDA技术中的一些概念：z ASIC（Application Specific Integrated Circuit，专用集成电路）：由厂家定制，根据用户的设计需求来制造其中的电路；ASIC具有较低的单片生产成本。z FPGA（Field Programmable Gate Array，现场可编程门阵列）：事

4、先配置了所有电路，用户根据需要选用部分电路使用；FPGA具有高度的灵活性，低廉的设计成本和快速的面世时间。z CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件) ：是一种用户根据各自需要而自行构造逻辑功能的数字集成电路，规模大，结构复杂。z FPGA和CPLD都是可编程ASIC器件。71.1 EDA1.1 EDA技术及其发展技术及其发展 z FPGA和CPLD都是可编程ASIC器件，二者区别（了解）：z CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。z 在编程上FPGA比CPLD具有更大的灵活性。z FPGA的集成度比CPL

5、D高，具有更复杂的布线结构和逻辑实现。z CPLD保密性好，FPGA保密性差。z 81.1 EDA1.1 EDA技术及其发展技术及其发展 zEDA技术中的另一些概念：zHDL(Hardware Description Language，硬件描述语言)zSOC（System on Chip，单片电子系统 or 片上系统）：单片芯片中包含了完整系统并有嵌入软件的全部内容。 FPGA、CPLD、ASIC、 SOC SOC优点：高可靠性，高可用性，低功耗，高速率，嵌 入式、保密性好集成91.1 EDA1.1 EDA技术及其发展技术及其发展 zEDA=硬件+软件z硬件：IC、ASIC、FPGA、CPLD

6、、etcz软件：CAD、CAM、CAT、etczEDA技术能够使得设计者仅利用HDL和EDA软件完成对硬件功能的实现，EDA能够自动完成逻辑化简/分割/综合/优化、仿真测试等功能。101.21.2EDAEDA技术实现目标技术实现目标 111.21.2EDAEDA技术实现目标技术实现目标 1. 可编程逻辑器件可编程逻辑器件FPGA/CPLD 面向用户、灵活性与通用性、开发效率高、成本低面向用户、灵活性与通用性、开发效率高、成本低 可编程可编程ASIC（可重构性）（可重构性）2. 半定制或全定制半定制或全定制ASIC （1）门阵列）门阵列ASIC（半定制）（半定制） （2）标准单元）标准单元ASI

7、C（半定制，使用库中的逻辑元件）（半定制，使用库中的逻辑元件） （3）全定制芯片）全定制芯片 3. 混合混合ASIC121.31.3硬件描述语言硬件描述语言 VHDL Verilog HDL SystemVerilog System C 131.31.3硬件描述语言硬件描述语言zVHDL：zVHSIC（Very High Speed Integrated Circuit）Hardware Description LanguagezIEEE（The Institute of Electrical and Electronics Engineers）美国电气和电子工程师协会，IEEE致力于电气、电

8、子、计算机工程和与科学有关领域的研究。zIEE（The Institution of Electrical Engineers）国际电气工程师学会（英）zIEEE & IEE 协议规范、行业标准、学术研讨组织 IEEE数据库：IEEE Xplore Digital Library（收费）141.31.3硬件描述语言硬件描述语言z VHDL由IEEE std 1076发布 VHDL作为一种标准语言由非营利性组织IEEE制定，支持VHDL语言的EDA设计工具则由各EDA公司制作和推广 IEEE 1076-1993z VHDL （VS Verilog） 语法严谨，行为级描述能力好 代码相对冗

9、长，底层建模能力差z Verilog： VHDL：151.31.3硬件描述语言硬件描述语言z 硬件描述语言 VS 高级编程语言z 硬件描述语言最终靠硬件电路实现，编写硬件描述语言之前需要事先设计好电路原理图，查看集成电路的现有资源，并事先做好资源分配z 高级编程语言靠CPU运算实现对于一个设计或计算过程z apple three applesz apple apple apple 161.4 HDL1.4 HDL综合综合z 综合：行为和功能层次表达 模块组合装配表达z 综合器：高层次的表述 低层次的表述z 这属于“自上而下”的设计过程，这使得用户能够将精力主要集中于系统级问题上，不需要关心低级

10、结构设计的细节171.4 HDL1.4 HDL综合综合181.4 HDL1.4 HDL综合综合191.4 HDL1.4 HDL综合综合z 总结：z 硬件描述语言HDL 描述电路行为和功能z 综合器 将描述的电路功能转化为电路网表，选择实现功能的最优方案z 标准、优化设计问题 相同的VHDL代码，（不同的）综合器可以用不同的电路结构来实现其功能201.5 1.5 基于基于HDLHDL的自顶向下设计方法的自顶向下设计方法 z传统的电子设计（自底向上）：z构建底层电路模块 功能模块 系统需求z顾及技术细节，不可控因素多，低效/低可靠性，成本高zEDA设计（自顶向下）：z类似于TCP/IP的层次架构z

11、高抽象级别/功能描述级 高抽象级别/RTL级模型 低抽象级别/门级模型 物理结构实现z能够根据仿真结果及时修改与优化，具有良好的通用性/可移植性，能够分成各个独立模块来协同并行开发211.5 1.5 基于基于HDLHDL的自顶向下设计方法的自顶向下设计方法 221.6 EDA1.6 EDA技术的优势技术的优势（1）大大降低设计成本，缩短设计周期。）大大降低设计成本，缩短设计周期。 （2）有各类库文件的支持。）有各类库文件的支持。（3）极大地简化了设计文档的管理。）极大地简化了设计文档的管理。（4）日益强大的逻辑设计仿真测试技术。）日益强大的逻辑设计仿真测试技术。（5）设计者拥有完全的自主权，再

12、无受制于人之虞。）设计者拥有完全的自主权，再无受制于人之虞。（6）良好的可移植与可测试性，为系统开发提供了可靠的）良好的可移植与可测试性，为系统开发提供了可靠的保证。保证。（7）能将所有设计环节纳入统一的自顶向下的设计方案中。）能将所有设计环节纳入统一的自顶向下的设计方案中。（8）在整个设计流程上充分利用计算机的自动设计能力，）在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，在在各个设计层次上利用计算机完成不同内容的仿真模拟，在系统板设计结束后仍可利用计算机对硬件系统进行完整全面系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。的测试。

13、23回顾回顾z回顾：zEDA 弱电 ASIC FPGA/CPLD HDL VHDL/Verilog 综合(自上而下) 综合器zEDA工作要素：硬件、语言、工具/软件241.7 EDA1.7 EDA设计流程设计流程 251.7 EDA1.7 EDA设计流程设计流程 1.7.1 设计输入（图形输入设计输入（图形输入HDL文本输入）文本输入）1. 图形输入图形输入原理图输入原理图输入状态图输入状态图输入波形图输入波形图输入 2. HDL文本输入：最基本和最通用的输入方法文本输入：最基本和最通用的输入方法261.7 EDA1.7 EDA设计流程设计流程 基于基于MAX+plus II 的原理图输入方法

14、和的原理图输入方法和HDL文本输文本输入方法入方法271.7 EDA1.7 EDA设计流程设计流程 1.7.2 综合综合 1.7.3 适配适配 1.7.4 时序仿真与功能仿真时序仿真与功能仿真1.7.5 编程下载编程下载 1.7.6 硬件测试硬件测试 综合过程是将设计者在综合过程是将设计者在EDA平台上输入的平台上输入的HDL文本描文本描述，依照给定的硬件结构组件和约束控制条件进行编述，依照给定的硬件结构组件和约束控制条件进行编译、优化，最终获得门级电路的描述网表文件。译、优化，最终获得门级电路的描述网表文件。 仿真目的：验证设计，排除错误仿真目的：验证设计，排除错误功能仿真功能仿真 逻辑功能

15、仿真；时序仿真逻辑功能仿真；时序仿真 运行特性仿真运行特性仿真281.81.8ASICASIC及其设计流程及其设计流程 291.81.8ASICASIC及其设计流程及其设计流程 1.8.1 ASIC设计简介设计简介 301.81.8ASICASIC及其设计流程及其设计流程 1.8.2 ASIC设计一般流程简述设计一般流程简述311.9 1.9 常用常用EDAEDA工具工具 1.9.1 设计输入编辑器设计输入编辑器Xilinx-ISE；Altera-Quartus II；etc 1.9.2 HDL综合器综合器 HDL综合器是目标器件硬件结构细节、数字电路设计综合器是目标器件硬件结构细节、数字电路

16、设计技术、化简优化算法以及计算机软件的复杂综合体。技术、化简优化算法以及计算机软件的复杂综合体。HDL综合器工作的两个步骤综合器工作的两个步骤 Synopsys 公司的公司的Synplify Pro综合器。综合器。 Synopsys 公司的公司的DC-FPGA综合器。综合器。 Mentor的的Leonardo Spectrum综合器和综合器和 Precision RTL Synthesis综合器。综合器。321.9 1.9 常用常用EDAEDA工具工具 1.9.3 仿真器仿真器 VHDL仿真器。仿真器。 Verilog HDL仿真器。仿真器。 Mixed HDL仿真器（混合仿真器（混合HDL仿

17、真器，同时处理仿真器，同时处理Verilog HDL、SystemVerilog与与VHDL）。）。 其他其他HDL仿真器。仿真器。1.9.4 适配器适配器1.9.5 下载器下载器 Model Technology-Modelsim 混合仿真器混合仿真器系统级系统级/行为级行为级/RTL级级/门级仿真；功能门级仿真；功能/时序仿真时序仿真331.10 Quartus II1.10 Quartus II简介简介 z Quartus II是Altera提供的FPGA/CPLD开发集成环境，是MAX+plus II的更新换代产品。z Quartus II设计工具完全支持VHDL、Verilog的设计

18、流程。z Quartus II具备仿真功能，同时也支持第三方的仿真工具（Modelsim）。z Quartus II的功能模块包括：分析/综合器、适配器、装配器、时序分析器、EDA网表文件生成器等。z Quartus II编译器支持的HDL：VHDL、Verilog、System Verilog、AHDL。341.10 Quartus II1.10 Quartus II简介简介 351.10 Quartus II1.10 Quartus II简介简介 z Quartus II界面及输入设计流程界面及输入设计流程361.11 IP 1.11 IP 核核 软软IP是用是用Verilog/VHDL等硬件描述语言描述的功能块，等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。但是并不涉及用什么具体电路元件实现这些功能。