第6章时序逻辑电路

1、第6章时序逻辑电路6.16.26.36.4双稳态触发器寄存器计数器单稳态触发器多谐振荡器 施密特触发器应用举例ÐÐ 6.5Ð 6.66.7第6章 时序逻辑电路6. 1数字电路的功能、分类和特点1. 数字电路按照功能可分为两类：组合逻辑电路；时序逻辑电路2. 组合逻辑电路的特点：只由逻辑门电路组成，它在某一时刻的输出状态仅由该时刻的输入信号状态决定。3. 时序逻辑电路的特点：由逻辑门、触发器，它在某一时刻的输出状态不仅与该时刻的输入信号有关,还与电路原来的输出状态有关。第6章 时序逻辑电路6.数字系统中, 为实现各种逻辑功能的电路, 除需要逻辑运算的逻辑门外, 还需

2、要能保存信息的逻辑器件.1位二进制信息, 是一种具有记忆功触发器可能的逻辑器件; 集成触发器种类多, 分类方法各不相同, 就其结构而言, 都是由逻辑门加上适当反馈线耦合而成.按“态”分为:双稳态/单稳态/无稳态触发器(多谐振荡器)第6章 时序逻辑电路6. 16.1双稳态触发器双稳态触发器有两个重要的特点：（1）触发器有两个可能的稳定工作状态；=1(1), 称为复位状态(0态);= 0, 称为置位状态(1态);(2)（2）触发器具有记忆功能。6.1.1基本RS 触发器1SD1. 电路组成及工作原理Q(1) 设SD = 1，RD = 0Qn =1，Q¯n = 0 Qn+1 = 0，Q&#

3、175;n+1 =1 RD则Q¯0101&0&第6章时序逻辑电路6. 10SD1SD& 01 &QQ10&&Q¯Q¯11RDRD(2)SD = 0,Qn = 0,RD = 1Q¯n =1设(3) 设则SD = RD = 1Qn+1 = QnQn+1 = 1，Q¯n+1 = 0则0110第6章时序逻辑电路6. 1(4) SD = RD = 00SD禁用&Q1SD和RD负脉冲同时，触发器的输出状态不确定。不状态转换真值表&1Q¯0RD逻辑功能表nSDRDQn+11001110

4、001Qn不定, 禁用SDRD QnQn+11011000100111101110000010001110Q 1禁用禁用第6章 时序逻辑电路6. 12. 电路逻辑符号3. 逻辑功能表SQQ¯DRD第一种画法RD 称为直接置0端，或复位端(Reset)SD 称为直接置1端， 或置位端(Set)第二种画法SDQRDQ¯SDRDQn+11001110001Qn不定, 禁用第6章 时序逻辑电路6.时序图(设初态为0)虚线或阴影表示触发器处于不定状态.001011置0置1置1基本RS触发器时序图不定111011 第6章 时序逻辑电路6.4.2.2 同步RS触发器1): R基S本触R发

5、S器触-发触器发+方输式入:电信路号;(逻CP辑到电达平时),直R接-S触起作 用发.; 实际系统中, 有时要求触发器按统一节拍进行状态更新电路结构和逻辑符号基本RS触发器同步(时钟)触发器:受时钟脉冲CP的触发器; 触发器状时钟态脉改冲变与CP同步. S&&CP (Clock Pulse):时序电路工作节奏的脉冲信号;特点: 触发器状态&更R新受C&P输入; 触发器更新为何种状态与触发信号及现态有关.第6章时序逻辑电路6. 11. 电路组成CP：时钟脉冲未到，即CP=0时，C、D门被，无论S、R&A&B端加什么信号它们 输出全是1, 触发器保持

6、原来状态不变。触发方式: 电位触发SDRDCD在CP=1时,R、S的变化才能SRCP引起触发器翻转。正电位触发。时钟脉冲&&第6章时序逻辑电路6. 12. 触发器的工作原理符号ACS 01 QCPB 10 QRRD(1) S = R = 0,Qn+1 = QnQn+1 = 0(2) S = 1, R = 0,(4) S = R = 1Qn+1 = 1禁用(3)S = 0, R = 1,& 10 1S RD QCP R SQD1 01 SD&&D& 01 第6章时序逻辑电路6. 1（当CP = 1时）状态转换真值表&A&BSDRDC

7、&D&SRCPSD、RD不受CP, 直接将触发器异步置1 或置 0。SD置1、RD 置0，低电平有效。SRQnQn+100000110010101001111011101Qn111000禁用禁用第6章时序逻辑电路6. 1同步RS触发器符号简化功能表国际通用逻辑符号Qn+1 = S+ RQnSR = 0 约束条件特征方程SDSQCP RQRDSRQn+100011011Qn 01第6章 时序逻辑电路6. 1例：初态Q = 0，画出在CP作用下Q端的波形。12345逻辑功能表CPSRQQ¯触发器状态最终地仍由输入信号决定,但是触发器状态的翻转时间则由时钟脉冲CP决定禁用禁

8、用不定SRQn+100011011Qn 01禁用第6章 时序逻辑电路6.基本RS与同步RS触发器区别*同步RS触发器波形基本RS触发器波形第6章 时序逻辑电路6.同步触发器的空翻CP过宽时, 同步触发器在一个CP脉冲作用中, 出现两次或两次以上翻转的现象称为空翻. 降低电路能力, 有时会引起电路的误动作.同步RS触发器的空翻现象第6章 时序逻辑电路6.CP电位触发存在的问题:能力差0S0R0Q0tt在同一CP作用下,触发器多次翻转,产生逻辑错误t维持阻塞触发器t主从结构触发器干扰第6章 时序逻辑电路6. 16.1.3JK触发器(边沿型)基本RS 触发器QQQQG1G3G2 G411G5G6&a

9、mp;&G7G8&&CPSD JCP KRDKJ门第6章时序逻辑电路6.19JKQnQn+100000101010101001010011111110110第6章时序逻辑电路6. 1JK触发器功能表JK00011110Qn01特征方程Qn+1 = JQn + KQn00111001JKQn+100011011Qn 01Qn第6章 时序逻辑电路6. 1例1：已知：J、K的输入波形，画出JK触发器的工作波形（设触发器初态为0）CPJKQ置1置0保持翻转翻转第6章时序逻辑电路6. 1例2：画输出波形设初始状态：Q = 01234J1QCPSD> CCPRDRD KQSD

10、Q触发方式: 负边沿触发当 J = K = 1 时，Qn+1 = Qn 而输入RD和 SD 优先于J、K ，RD 和 SD 的作用与 CP 无关。第6章 时序逻辑电路6. 16.1.4D 触发器结构形式：维持阻塞型D触发器功能表RDQD>C Q置 0SDQn+1跟随D符号置 1触发方式：边沿触发型，且上升沿有效。DQnQn+100011011000111第6章 时序逻辑电路6. 16.1.4D 触发器结构形式：维持阻塞型D触发器功能表简化功能表置 0Qn+1跟随Dn置 1Qn+1 = Dn特征方程DQn+10101DQnQn+100011011000111第6章 时序逻辑电路6. 1例3

11、：已知维持阻塞型D触发器CP和D端的波形， 试画出输出端Q的波形。设初始状态：Q = 0简化功能表CPDQDQn+10101第6章 时序逻辑电路6.能力强上升沿下降沿触发器只在时钟脉冲CP发生跳变时才边沿触发的特点能发生翻转,而且触发器的次态仅仅取决于跳变前瞬间输入端的信号。而在此前、此后输入端的信号变化对触发器的次态均产生影响CPt0D0Q0边沿触发方式特点举例t26t触发方式边沿触发时钟脉冲第6章时序逻辑电路6. 16.1.6集成触发器及其功能转换1. 集成触发器大多数为JK触发器和D 触发器。其中一类为TTL集成触发器，另一类为CMOS 集成触发器。使用中，TTL电路的电源为5V，而CM

12、OS为318V，但功耗极低，带负载能力很强。能力和第6章 时序逻辑电路6. 1集成JK触发器和D触发器的引脚图1RD2CP2J 2QUCC2SDUCC2RD 2D 2CP2SD 2Q 2Q2RD2K1CP 1K1J1SD1Q1Q 2Q地负边(下降) 沿触发1Q 1Q 地1RD 1D1CP 1SD正边(上升) 沿触发87474123456716 1574112123456 78第6章 时序逻辑电路6. 11. 触发器的输出状态Qn+1: 不仅取决于该时刻输入端的状态, 还取决于输出的原状态Qn。2. 在CP的上升 (下降) 沿过后,Qn+1 进行改变。触发器的输出状态即：CP 决定Qn+1 翻转

13、的时刻；输入端和Qn 的状态决定Qn+1 翻转的状态。功能表或特征方程3. 要求：重点掌握JK触发器D触发器的第6章 时序逻辑电路6. 1例1 触发器的应用 节拍脉冲发生器123456YY2Y3YCPQ1 Q2 Y0Y1 Y10&&&&2 C1 CDD3Y2CPD1 =Q2D2 =Q1Y3 = Q1Q2Y2 = Q1Q2Y0= Q1Q2Y1= Q1Q2设初始状态：Q1Q2 = 10第6章 时序逻辑电路6. 1例2：四人抢答器电路CLR端加入清零脉冲后Q1= Q2= Q3= Q4=0， Q1= Q2= Q3= Q4=1，与非门2输出为1， 时钟脉冲加到四个D触发器

14、的CP端，SB未按下，D触发器的零状态不变。按下 SB1 SB4 中任一个按钮, 对应触发器的D端为高电平。+5VQ1DCP1DQ1RDQ2 12D CPRDQ20DSB3Q3DCPRDQD 3Q44D CPRDDQ4311&&CP02CLR01101SBSBSB第6章 时序逻辑电路6.& Z 练Q1Q0D1D0CPC1C0D0 = Q0F1信号的逻辑函数式F各位触发器D1 = Q1C0=CP ­（上升沿触发）C1=Q0 ­ ，Z = QnQn10CP Q0Q1123456Z 第6章 时序逻辑电路6.练习2逻辑电路图及A，B，K和CP脉冲的波形如图，

15、 试画出J和Q的波形（设Q的初始状态为“0”）。SD JCKRDAQ1CPBQCABKJQ第6章时序逻辑电路6. 26.2寄存器6.2.1数码寄存器Q3Q2Q1Q0CPCPCPCPRDRDRDRDDDDD清零CPd3d2d1d0第6章 时序逻辑电路6. 26.2.2移位寄存器1. 单向移位寄存器并行Q1输出Q0Q2Q3清零RD RDRDRD串行输入 D串行输出DCDCDCDC0移位脉冲FFFF0123CPCPD0 Q0 Q1Q2Q3CP0D0111Q0 1Q110Q2Q3第6章 时序逻辑电路6.移位工作原理的说明输入数码1应在第一个CP上升沿到来之前加入D0端,然后在CP上升沿作用下,触发器F

16、0被置1, Q0=1。由于触发器的状态更新需要一定的传输延迟时间tp，所以触发器F0被置1是在CP上升沿之后,因此，触发器F1只能按照Q0的原状态来决定其次态，即Q1仍为0 状态不变CPDoQoQ1传输延迟时间tp36并行输出第6章 时序逻辑电路6.Q0Q1Q2Q3清零RDRDRDRD串行输出串行输入C1C1C1C1D01D1D1D1DF0F1F2F35CP1234移位脉冲CP0111输入 D011Q0Q1Q2 Q301清零时序波形图54123第6章时序逻辑电路6.CP输入 D0011111Q0Q10Q21 Q3QQQ2Q301清零初态1101第1个CP作用后第2个CP作用后第3个CP作用后第

17、4个CP作用后11011010010010000000第6章 时序逻辑电路6. 22. 中规模双向移位寄存器DSR：右移串行输入端DSL：左移串行输入端D3 D0：并行输入端Q3 Q0：数据输出端CP：时钟脉冲输入端上升沿触发Cr：清零端，低电平有效端：（1） S1 S0= 00，CP上升沿到后，输出不变。（2） S1 S0= 01，CP上升沿到后，右移。（3） S1 S0= 10，CP上升沿到后，左移。（4） S1 S0= 11，CP上升沿到后，并行输入。第6章 时序逻辑电路6. 3多功能移位寄存器 74194 功能表功能输入输出清零信号串行输入时钟并行输入Q0 Q1 Q2Q3CrS1S0D

18、SR DSLCPD0 D1 D2 D3清零0fffffffff0000保持1ffff0ffffnn13送数111ff­d0 d1d2 d3d0 d1d2d3右移101df­ff ffd Qnn02左移110fd­ff ffQnn d13保持100fffff ffnn13第6章 时序逻辑电路6. 2例: 使八个灯从左至右依次变亮, 再从左至右依次熄灭, 应如何连线?右移 8 个 1，再右移 8 个 0移位脉冲.+5V.+5V11UCC Q0Q1Q3Q2S1UCC Q0Q1Q3S0Q2S1CPS0CP7419474194D2D3DSLGNDCrDSR D0D3DSLG

19、NDCrDSR D0D1D1D2+5V1SB 清零第6章 时序逻辑电路6. 2例2：分析彩灯闪烁的规律。（2） S1 S0= 01，右移（4） S1 S0= 11，并行输入设初态Q0Q1Q2Q3= 0000+5V&1状态表S0ND81CPQ0 Q1 Q2 Q3012345000010001100111011110000第6章 时序逻辑电路6. 3习题6.15 (b)：分析74194设初态 Q0Q1Q2Q3 = 0000的电路的功能。状态表解：S1 S0 = 10，左移取反1Q2Q0Q1Q3DSLCCr74194CPS1S01功能：扭环型左移位寄存器CPQ0 Q1 Q2 Q3012567

20、8000000010011110110010000000第6章 时序逻辑电路6. 36.3计数器计数器能对进入计数器的脉冲数进行累计，不仅可作计数器，还能作分频器。按计数进制模数不同有二进制、十进制和N (任意) 进制计数器；按计数器是递增还是递减， 可分为加法、减法和可逆计数器；按计数脉冲引入方式和触发器翻转时刻的不同，由分为同步和异步计数器。第6章 时序逻辑电路6. 36.3.2二进制计数器1.异步二进制加法计数器Q3Q2Q1Q0C&计数输入QQQQJCKJ CKJC KRJ C KCP清零QQQQRRRDDDD12345678910111213141516CPQ0 Q1 Q2Q3

21、C 第6章时序逻辑电路6. 3四位二进制加法计数器状态表一个触发器有两个稳态，N个触发器共有2N个稳态，若计数器有N个触发器， 称该计数器为模数2N计数器，计数容量是（2N 1）。CPQ3Q2Q1Q001210111600000001001010101110000第6章 时序逻辑电路6. 2. 同步二进制加法计数器如果计数器由四个主从型JK 触发器组成，由二进制加法计数器的状态表可得出各位触发器 J、K 端的逻辑关系式：计数脉冲数二进制数十进制数Q3Q2Q1 Q0910111201010111100110111101111910111200计数脉冲数二进制数十进制数Q3Q2Q1 Q001234

22、5678000000010010001101000101011001111000012345678 第6章(1)时第序逻一辑位电触路发器F ，每来一个时钟脉冲就翻转一次，6.0故J0=K0=1 ；(2) 第二位触发器F1 ，在Q0=1时再来一个时钟脉冲才翻转，故J1=K1= Q0 ；计数脉冲数二进制数十进制数Q3Q2Q1 Q0910111201010111100110111101111910111200计数脉冲数二进制数十进制数Q3Q2Q1 Q0012345678000000010010001101000101011001111000012345678 第6章(3时)序第逻三辑位电路触发器F6

23、.，在Q = Q= 1时再来一个时钟脉冲才210翻转，故J2=K2= Q1 Q0 ；(4) 第四位触发器F3 ，在Q2 = Q1= Q0 = 1时再来一个时钟脉冲才翻转，故J3=K3= Q2 Q1 Q0 。计数脉冲数二进制数十进制数Q3Q2Q1 Q0910111201010111100110111101111910111200计数脉冲数二进制数十进制数Q3Q2Q1 Q00123456780000000 10010001101000101011001111000012345678第6章时序逻辑电路6. 32. 同步二进制加法计数器计数脉冲同时加到触发器的时钟端C&Q3Q0Q1Q21JCK

24、QJCKQ & J& JQQCQQCQQ& KF0& KFF21F3CPC =J0 = K0= 1J2 = K2 = Q1 Q0J1 = K1 = Q020J 3 = K3 = Q2 Q1 Q0第6章 时序逻辑电路6.6.3.3十进制加法计数器十进制数计数脉冲数二进制数QQQQ(2) 第二位触发器F1 ，在Q0=1时再来一个时钟脉冲才翻转， 但在Q3=1时不能翻转，故 J1= Q0 Q3 ；K1= Q03210012345678910000000001100000111100000110011000010101010100123456789进位(3) 第三位触发

25、器F2 ，在Q1= Q0= 1时再来一个时钟脉冲才翻转， 故J2=K2= Q1 Q0 ；(4) 第四位触发器F3 ，在Q2 = Q1= Q0 = 1时再来一个时钟脉冲才翻转，且第十个脉冲时由1翻转到0，故J3= Q2 Q1 Q0 。K3= Q0。第6章时序逻辑电路6. 36.3.3十进制加法计数器Q0Q1Q2Q31J&J&QQJQ&&JCK QC& KQQC& KQC& KQF0F1CFCPF32进位信号驱动方程：J0 = K0 = 1J2 = K2 = Q0n Q1nJ1 = Q0n Q3nK1 = Q0nK3 = Q0nJ3 = Q2

26、n Q1n Q0n输出方程：C = Q0n Q3n第6章 时序逻辑电路6. 3十进制加法计数器波形图CP123456789100101010101Q0 Q1 Q2 Q3C001100110000001111000000000011驱动方程： J0= K0= 1J2 = K2 = Q0n Q1nJ1= Q0nJ3 = Q2n Q3nK1 = Q0n Q1n Q0nK3= Q0n输出方程：C = Q0n Q3n第6章时序逻辑电路6. 36.3.4 中规模集成计数器6.3.4.1 十进制加法计数器741601. 计数器74160的引脚和功能UCC QCC QA QBQC QDS2LD引脚图Cr CP

27、ABCDS1GND16157416012345678第6章 时序逻辑电路6. 3十进制加法计数器 74160 功能表功能输入输 出CPCrLDS1S2A B C DQA QB QC QD清零f0ffff f f f0000置数­10ffabcdabcd保持f1101f f f fQA QB QC QD保持f11f0f f f f保持(QCC = 0)计数­1111f f f f计 数第6章 时序逻辑电路6.8421码十进制加法计数器状态表1. 十进制加法计数器连线图Cr = LD = 1、S1 = S2 = 1在CP上升沿()作用下,按照8421BCD码完成十进制计数。进位

28、信号 QCC= S2 ·QDQA = 1（QDQCQBQA=1001）CPQQQQDCBA0123000000000011010进位信号QQCQB1QAQCC670011110DS174LS160S2 CPDCBALDCr计数输入10“1”第6章时序逻辑电路6.十进制计数器时序波形图CP 110 23456789QA QB QCQDQCC第6章时序逻辑电路6.十位个位QDQBQAQD S2QCQCC LDQC QBQAQCC LD1S274LS16074LS160S1S1BCrCrCP D CACP D CB A计数输入11二位十进制加法计数器100进制加法计数器第6章时序逻辑电路6. 32. 用集成计数器设计任意进制计数器ö 反馈归零法利用模数较大的计数器模数较小的计数器，即利用某个计数状态对应的输出进行反馈，清零端，强迫计数器停止当前的计数过程，并从000