EDA电子钟实验报告

1、文档来源为：从网络收集整理.word版本可编辑欢迎下载支持华北水利水电学院EDA课程设计（电子钟）报告名称：EDA综合实验设计题目：电子钟院系：信息工程班级：2009122学号：4学生姓名：宋月指导教师：段美霞袁胜2013年1月7日-18日一、课程设计（综合实验）任务设计一个综合性的计时系统，要求能实现时、分、秒计数等综合计时功能，同时将计时结果通过6个七段数码管显示。能够对时和分进行设置,并能一键复位,重新计数。1计秒电路：以直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位，计分电路加1，而计秒电路则清零并重新计秒。注：本组实验所用的计秒时钟是用实验箱上1KH

2、Z信号经分频器产生的。2计分电路、计时电路：其设计思想与计秒电路类似。计时电路是24进制的，计满24产生进位。3时间设置电路：负责对时分秒进行调整，并能够产生进位。4显示控制电路的设计，本设计显示需要使用的是6个七段显示数码管。注：本组实验在EDA600C上运行时，所用的是内部含有4-16译码器的八段数码管。二、试验目的1掌握时十进制、六十进制和二十四进制计数器的设计方法。2掌握多位计数器相连的设计方法。3掌握多位共阴极扫描显示数码管的驱动及编码。三、总体设计方案1问题分析：11计时及显示功能：计时模块实际为对一个标准1Hz时钟脉冲进行计数。秒计数器满60后向分计数器进位，分计数器满60向时计

3、数器进位，时计数器为24进制。6个七段显示数码管分别显示时、分、秒的十位和个位。12时间设置电路：对于系统中的时间调整电路，可以通过三个外部按键“set”，“chang”，“rst”来完成。“rst“为复位键，按下之后时钟清零，重新开始计数。“set”为时间设置控制键，按第一下对分进行设置（用min发光二极管亮标示）；按第二下对时进行设置，（用hour发光二极管亮标示）；按第三下，重新开始计数。“chang”键为在“set”键按下对时间进行设置时，对时或分进行加1操作，直至到达满意时间。2层次化设计具体方案：2.1时分秒计数器模块本数字钟的实现可分为以下几个模块：频率产生模块：用EDA6000

4、实验箱产生1kHz的计数频率，通过分频得到1Hz信号；(2) 秒计数模块：秒计数，在频率为1Hz的时钟下以60次为循环计数，并产生进位信号影响分计数；(3) 分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数；(4) 时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环计数；(5) 时间显示模块：数码管通过动态显示，同时进行一定频率的扫描显示时，分，秒。(6) 时间设置模块：设置调试使能端，可以调时，分。基本功能是在使能端chang为高电平时，可以使时和分循环计数；2.2电路组成：一个基本的数字钟电路主要由译码显示

5、器、“时”，“分”，“秒”计数器组成。干电路系统由秒信号发生器(分频器)、“时”，“分”，“秒”计数器、译码器显示器电路组成。分频器电路：通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，当计数满时则产生相应的跳变，从而得到想要的的分频后频率。时间计数单元：时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一般为12进制计数器或24进制计数器。译码驱动及显示单元：计数器实现了对时间的累计以8421BCD码形式输出，为了将计数器输出的8421BCD码显示出来。试验箱上有几种模式可供选择，选择自带有4-16译

6、码器的显示器，代码中就可以直接送四位bcd码给相应端口就行。本设计的总体设计原理结构框图如下：顶层模块用的原理图输入法，剪切图如下IphiizotrgaH«.rftpaamr<-r.VI:.2n_-：rlrupininijte>f3.0uprourBTiFL：7_g-h3-bj|"歹.>=-UTBYIT':丽严二b'-Df一址丸口！uL聆山rii卑.1Lpmule歧3卫PF严nr一I、誓叫f4-»亠ifc.j-jaj.a.、亠iirtir-111'''1!1："|“r-:H1""

7、;1'''1宀''""11"1""1"1"111p'B"1""1B''1"11"1p1"1"1""1*'1B1""1,；W91191.1,-1e-»-1r!1:-n-»-J-j*->-»->-a>->-»-s-n->-.-»-rbjcntGOairall:b芜皿哥曙I

8、kcntGOalx心Q口a«ri呼卍Ik'BUTFUT"-cnt24cis*=xtiMJ，.yjizUkerib3.02JHITPUTaj3.：0> b.r；.l>43.JJ>甫.JOII分频模块，用1kHZ的信号产生1HZ的计数（秒）时钟各功能模块程序：modulediv(clk1k,clk);inputclklk;outputclk;regclk;integern;II每计满500个输入时钟时，clk取反一次，即产生1HZ的信号always(posedgeclklk)if(n<500)n<=n+1;elsebeginclk<=

9、clk;*=0;endEndmodule/二选一模块，用于区分对“分”和“时”的设置modulectr(set,so);/时间设置有效信号"set"的产生模块inputset;output1:0so;reg1:0so;always(posedgeset)/set有两个值，1和2；set为1时对"分"进行设置，为2时对“时”进行设置；上升沿触发if(so<2)so<=so+1;elseso<=0;Endmodulemodulemux2(in,so,co1,co2);inputin;input1:0so;outputco1,co2;regc

10、o1,co2;always(so)case(so)1:co1<=in;2:co2<=in;default:begin/当set输出s0为1时，将in(chang输入)给co1，对分进行设置;/当set输出s0为2时，将in(chang输入)给co2,对时进行设置;co1<=0;co2<=0;endendcaseendmodulemodulecnt60(clr,clk,clken,upclk,a,b,cen);/分和秒的计数模块，60进制inputclk,clr,clken,upclk;/clr为清零信号，低电平有效；upclk为“分"的时间设置信号/clken

11、为使能信号output3:0a,b;/a为个位，b为十位outputcen;reg3:0a,b;regCenlnside;wireClkInside,cen;assignClkInside=(clken&clk)|upclk;/当使能信号与clk同时有效，或时间设置信/号有效时，触发计数程序，开始计数assigncen=Cenlnside&clken;cen为高一级计数的时钟信号，由Cenlnside(本级计数/计满)和clken(上级计数计满)同时有效时产生always(posedgeClkInsideornegedgeclr)/计数语句块，同时用于时间设置时的时间加操作be

12、ginif(!clr)begina=0;b=0;endelseif(a=9)begina=0;if(b=5)b=0;elseb=b+1;endelsebegina=a+1;b=b;endendalways(negedgeclkornegedgeclr)/此程序块产生本级计数计满信号Cenlnsidebeginif(!clr)CenInside=0;elseif(a=9)&(b=5)CenInside=1;elseCenlnside=0;endendmodule阳IkTji'iEil，怡朋幣*|qftrfec.惟凶时lush就能iMin-】內科甲m閒爭wHI卑Bl罩0皿卅UI虧餐

13、0IQ再w163尸5W1?i-0T5inJrclkjiHmrjiLiummTmrjinnrnrTruirnniTuiRrjnrinnnHjrMiraiRminnu'Tnunnnrjnijnnrdbaiiadrnr険朋n琢施腋Ew顿砂濒濒閥醱烦E9憾蹿删戯30閲濒妙那哋驱灘海閲咖R;:Kroiv.ni12：xflJ：4itroi:ritmodulecnt24(clr,clk,clken,clkup,a,b);"时”的计时为24进制，计满24小时复位为零inputclk,clr,clken,clkup;output3:0a,b;/a为"时”显示的个位，b为“时”显示的十

14、位reg3:0a,b;wireclkinside;assignclkinside=(clken&clk)|clkup;always(posedgeclkinsideornegedgeclr)/产生24进制计数输出beginif(!clr)begina=0;b=0;endelsebeginif(b<2)if(a=9)begina=0;b=b+1;endelsebegina=a+1;b=b;endelseif(a=3)begina=0;b=0;endelsebegina=a+1;b=b;endendendEndmodulenodi五、Quartus调试仿真与EDA600C上下载运行1

15、、时序仿真1.1对时分设置的仿真10>1I>>3<si>4心g砂14矽19谆旳V34035O鸥砂97dFI出FlFliJbilkrstS4t.pc5.24m10.49ticlfi.73rsSD.Wnt2A2：mu314&mu36.7ns11.M*:Vi.lRtit52.!五IIIII【I11IB.5iktjnjunjumjmnnjmnuuinnnjumnjmjmrtimjUuirLmiJirLJUuinnjlnjUuinnjITii门nniltuLTLTIrL_nLJLJnl(0iFnF*toI4101rix门(OJ.-nn_n.for1'X&qu

16、ot;-m*rL0：原理：“set”高电平有效，其第一个脉冲有效时，SO为1开始对“分”进行设置，“chang”键执行分设置的加1操作，上升沿有效；同理，“set”的第二个有效脉冲来了之后，SO为2,开始对“时”进行设置；“set”的第三个脉冲到来之后，SO清零，退出时间设置开始正常计数。仿真图中，“set”第一个脉冲之后，来一个“chang”有效脉冲“分”加1，四个“chang”脉冲之后，将“分”计数设置为4分。分设置仿真正确。“set”第二个脉冲之后，来一个“chang”有效脉冲“时”力口1，四个“chang”脉冲之后，将“分”计数设置为4时。时设置仿真正确。1.2对计数模块的仿真3iiL

17、di固*E)fslae.clot.l±js>丄1AL'JLnJ_ju?1X<(C山t'【-顾欲總唤"：.代貧再魄他側沁斑磁逊騎樑巧J费嘲呦僦缺缺側芮茨;:陨；：曲疗馆ah厂nEaWJ原理：来一个有效的CLK1HZ脉冲（高电平有效），“秒”力口1,秒计满60向“分”进1，“分”计满60向“时”进1。仿真图中，时间宽度我们设置为70S，加上先前设置的四4时4分，时间显示为4时5分09秒，显示正确，故时间仿真正确1.3总程序RTL图2.在EDA6000上下载运行2.1管脚分配COC9DHLWXKTT4军WScrdJrdRmTSg11><31

18、PIN庐|_円叫斛対4<1-01zOltrjI：PXJ3iE叫.恥>5*a.%:J*屮）OuxjCPEN?2LElJLgfE比J.5trXo)u呻r卩3LVlTLUCMrt<1£t>kfilQ屮E口站l»E肿,tfl-01s讪硝JOulpjtPJ4JSihlT屮vm対鼻.-Q二PfrlJJIXTTLJMO.吋対4,W13-0P詢住一屮1«*诃uTUtmg下小n,rf3DIDuU闫PH曲L拿叫3血土fflL.屋-111dLjOulwt1-占叫理鼻巧1知4“ija112<MOuJful：ph価LWTn»ue*w侗=£.

19、J013*rMpnqePWJ.3DLVHLjllUCMiiefs.,14*cl:npjtPJ4_13&LELJ心心in玉fIS<*1JOulpitPftJWUAnjuouwi.11J皿#diiCiiipjr戸侧昌e叫机汕吟好J17曲<i|ufutP3<+9LE.卜怕卄.2L£110<JdfUlOLUaitF3i_48LZlTLj.UllMOSidlefa-.ft.1i.qUujuLAL叮主山，rfj-U申*<21OuTUt|旧叫机H巧<iJa.Oi.yutPWjHIXT叫4CPT创宵务.43.Dl22<*如m缺rP：N护LZ1TL卜U

20、匚MOS*a_.V-1ULipul!:!.i仁I-L,.aJ-.'.<3.a*脚Ouiul:：t.iM#.13.nJ2'JUuTuCIXTT肿d碎脚iJIUOHDOulpitPZNrL!El花UCMZKidwl-.时<«lr«5jiPH3LtLV1TLI.UdKJ訂弘Pk.TflAtitPM11OL鬥叫岬DAJrf墓.g*KIOutputPCNJ30LTLJ.ML.iii-f.F»501Out加PCNJM»t?0)3tlCCnes#redos22将.sof文件下载到试验箱FPGA芯片，型号为ACEX1P1K30TC144-3F

21、PGA芯片，型号为ACEX1P1K30TC144-3ctrinstlSrriLotZ.mall1cr7息曳閉STJ-TJ-ITJ=|a31-31-13列删咀叫叫注：本次实验用的Alter公司的吋匸Az=lrajioeI>2.3装入模式2.4连接试验箱开始运行ACEXIKBACEXIKBlliiMecTUZ11QOOI-739S.1,znnooZ日耳口6.jsmooIHL-17Z111Q&Islglsll-JQLIL<k13UL吕:1:-4Isp对“分”进行设置时，“min”发光二极管亮，按一下“chang”分加1,加满60后自动复位为零，然后重新计数，运行正确。|MWT上却暉略T*.厅ftB*THHi*AhlMI|iti'IlliB-a十-宇H甲.ACt-XlKJO对