数字电路与逻辑设计—第5章 触发器

1、第第5章章 触发器触发器触发器触发器(Flip-Flop)是一种具有记忆功能、可以存储二进制信息的双稳态电路，是组成时序逻辑电路的基本单元，也是最基本的时序电路。本章内容本章内容2q5.1输出反馈电路q5.2基本RS触发器q5.3钟控触发器q5.4触发器的应用q5.5寄存器和移位寄存器5.1 输出反馈电路输出反馈电路输出反馈电路输出反馈电路例例5.1.1 设计一个两输入(X和Y)和单输出(Z)的电路，使电路具有三种功能：清零功能(Zn+ 1=0)、置位功能(Zn+ 1=1)和保持功能(Zn+1=Zn)。解：假定当X=0时清零，当X=1且Y=0时置位，当X=1且Y=1时保持。按照该假设列出真值表

2、，该真值表的输入项除了X和Y，还有Zn，输出项为Zn+1。4XYZnZn+10010111001111输出反馈电路输出反馈电路q逻辑电路图qVerilog描述module test(X, Y, Z);input X, Y;output Z;assign Z=X&(Y|Z);endmodule55.2 基本基本RS触发器触发器基本基本RS触发器触发器q逻辑电路与符号q状态7RDSDQnQnQn+1Qn+10101101011QnQn00禁止出现，约束条件为RD+SD=1复位复位置位置位保持保持q状态转移真值表(状态表)8基本基本RS触发器触发器RDSDQQn+100001101001001101

3、1010011111100q特征方程q状态转移图(状态图)与激励表q波形图9基本基本RS触发器触发器QQn+1RDSD00101101001111基本基本RS触发器触发器q逻辑电路与符号105.3 钟控触发器钟控触发器q逻辑电路与符号q特征方程12钟控钟控RS触发器触发器电平触发型电平触发型q状态图q状态表q波形图13钟控钟控RS触发器触发器电平触发型电平触发型CPRSQn+10Q100Q10111100111q逻辑电路与符号q特征方程14钟控钟控D触发器触发器电平触发型电平触发型q状态图q状态表q波形图15钟控钟控D触发器触发器电平触发型电平触发型CPDQn+10Q100111q钟控D触发器

4、的Verilog描述为module DFF(CP, D, Q);input CP, D;output Q;reg Q;always (CP)Q=D; /特征方程Qn+1=Dendmodule16钟控钟控D触发器触发器电平触发型电平触发型q逻辑电路与符号q特征方程17钟控钟控JK触发器触发器电平触发型电平触发型q状态图q状态表q波形图18钟控钟控JK触发器触发器电平触发型电平触发型CPJKQn+10Q100Q10101101111Qq逻辑电路与符号q特征方程19钟控钟控T触发器触发器电平触发型电平触发型q状态图q状态表q波形图20钟控钟控T触发器触发器电平触发型电平触发型CPTQn+10Q10Q

5、11Q边沿触发器边沿触发器q电平触发方式中的空翻现象q边沿触发器仅在约定的电平边沿(上升沿或下降沿)到达时才可能发生状态变化，并且次态仅由该边沿变化瞬间的输入和状态决定；在非约定的边沿和电平期间，输入信号的变化不会引起状态的变化。q边沿D触发器符号21qDFF的Verilog描述module DFF(CP, Rd, Sd, D, Q);input CP, Rd, Sd, D;output Q;reg Q;always (posedge CP or negedge Rd or negedge Sd)if(!Rd)Q=1d0;else if(!Sd)Q=1d1;elseQ=D;endmoduleq

6、异步方式的波形图22复位和置位的异步方式复位和置位的异步方式qDFF的Verilog描述module DFF(CP, Rd, Sd, D, Q);input CP, Rd, Sd, D;output Q;reg Q;always (posedge CP)if(!Rd)Q=1d0;else if(!Sd)Q=1d1;elseQ=D;endmoduleq同步方式的波形图23复位和置位的同步方式复位和置位的同步方式第第5章章 作业作业(1)复习复习 掌握基本基本RS触发器触发器、钟控电平触发器钟控电平触发器(RS、D、JK、T)以及边沿触发器边沿触发器的逻辑电路与符号、特征方程、状态图、状态表和工作

7、波形图。1. 由或非门构成的触发器电路如下所示，试分别写出触发器输出Q的下一状态方程，图中也给出了a、b、c的波形，设触发器的初始状态为1，试画出输出Q的波形。242. 设下图中各触发器的输出初始状态皆为0，试写出下一状态方程，并画出在CP的作用下各触发器Q端的波形。25第第5章章 作业作业(1)5.4 触发器的应用触发器的应用应用示例应用示例例例5.4.1 设计二分频电路：电路有一个输入时钟和一个输出时钟，输出时钟的周期是输入时钟的二倍，如下图所示。采用D触发器进行电路设计。解：解：从波形可知：输出F每次变化都在CP的上升沿；在CP上升沿的前后，F值是非的关系，即Fn+1=F，即当CP从低电

8、平向高电平变化一次时，F取反一次。27应用示例应用示例将CP连接上升沿D触发器的时钟输入端，F连接该触发器的状态输出端，其次态为Fn+1=F，其激励方程为D=F。逻辑电路图为28应用示例应用示例例例5.4.2 两个带异步清零和置位端的上升沿D触发器构成如下图所示的电路，试画出波形图，说明功能，并给出Verilog描述。解：触发器的复位端Rd参与控制，将Rd=0时称为复位状态，Rd=1时称为工作状态。(1) 当DFF0.Q=0时，DFF1被复位，DFF1.Q=0，DFF0.Rd=1，此时DFF0处于工作状态，DFF1处于复位状态。(2) 当DFF0.Q=1时，DFF1处于工作状态。(3) 当DF

9、F1.Q=1时，DFF0被复位，DFF0.Q=0，进而DFF1被复位，DFF1.Q=0，DFF0退出复位状态进入工作状态。29应用示例应用示例从上面的分析可以看出，DFF0仅会短时间处于复位状态，其最终将会稳定地处于工作状态。在DFF0处于工作状态时，X上升沿到达后DFF0.Q=1，DFF1从复位状态变为工作状态。在DFF1处于工作状态时，Y上升沿到达后DFF1.Q=1，DFF0被复位，接着DFF1被复位，DFF0又回到工作状态，保持输出0，DFF1仍处于复位状态。由此可见，当X的上升沿到达时，F输出为1，当Y的上升沿到达时，F输出为0。工作波形如下图所示。30应用示例应用示例该电路实现了双输

10、入控制脉冲产生，相当于：始于X的上升沿，止于Y的上升沿。Verilog程序为：module test(X, Y, F);input X, Y;output F;reg F, q;always (posedge X or posedge q)/描述DFF0if(q)F=1d0;elseF=1d1;always (posedge Y or negedge F)/描述DFF1if(!F)q=1d0;elseq=1d1;endmodule315.5 寄存器和移位寄存器寄存器和移位寄存器寄存器的基本结构寄存器的基本结构采用多个D触发器保存一组二进制信息的电路称为寄存器，也称为数据寄存器。m个D触发器采用

11、相同的触发条件同时保存m个数据，其基本结构如下图所示。33q常用的电平触发数据寄存器主要有74LS373和74 LS573(八D数据锁存器数据锁存器)。q74LS573的逻辑符号和内部结构q74LS573的功能表34电平触发数据寄存器电平触发数据寄存器锁存信号输出使能数据输入三态数据输出OEGD0D7Q0n+1Q7n+11ZZ01d0d7d0d700Q0Q7q常用的边沿触发数据寄存器主要有74LS374和74 LS574(八D数据锁存器数据锁存器)。q74LS574的逻辑符号和内部结构q74LS574的功能表35边沿触发数据寄存器边沿触发数据寄存器上升沿锁存信号输出使能数据输入三态数据输出OE

12、CPD0D7Q0n+1Q7n+11ZZ0d0d7d0d70Q0Q7多发单收电路多发单收电路q电路结构与波形q工作原理36多发单收电路多发单收电路q基于地址总线方式的多发单收电路37单发多收电路单发多收电路q电路结构与波形q工作原理38单发多收电路单发多收电路q基于地址总线方式的多发单收电路39移位寄存器移位寄存器若所要寄存的二进制信息为串行数据，则需要多个触发器串行级联的结构。由若干个D触发器级联构成的D触发器组称为移位寄存器。数据从S输入，每个时钟节拍接收一位保存在D触发器内。40四位单向移位寄存器四位单向移位寄存器q电路结构q移位波形41可预置移位寄存器可预置移位寄存器q逻辑电路q逻辑符号

13、42四位通用移位寄存器四位通用移位寄存器74LS19474LS194是四位通用移存器，具有左移、右移、并行置数、保持、清除等多种功能。43并行数码输入端异步清零端右移串行数码输入端左移串行数据输入端工作方式控制端CrS1S0CPSLSRD0D1D2D3Q0n+1Q1n+1Q2n+1Q3n+100000100Q0Q1Q2Q3101ssQ0Q1Q2110sQ1Q2Q3s111abcdabcdq74LS194的Verilog描述为module LS194(Cr, CP, S, D, SR, SL, Q);input Cr, CP, SR, SL;input 1:0 S;input 3:0 D;out

14、put 3:0 Q;reg 3:0 Q;always (posedge CP or negedge Cr)if(!Cr) Q=4d0;elsecase(S)2b00: Q=Q;2b01: Q=Q2:0,SR;2b10: Q=SL,Q3:1;2b11: Q=D;endcaseendmodule44四位通用移位寄存器四位通用移位寄存器74LS194典型应用典型应用数据延时器数据延时器q电路结构q波形图45典型应用典型应用数据串数据串/ /并转换并转换q串行传播并行处理加工q电路结构46典型应用典型应用数据串数据串/ /并转换并转换47七位串入并出转换工作流程七位串入并出转换工作流程 CrCPdQ0

15、Q1Q2Q3Q4Q5Q6Z操作操作000000001清零101111110置数1aa01111101bba0111101ccba011101ddcba01101eedcba0101ffedcba001ggfedcba1101111110置数右移七次典型应用典型应用数据串数据串/ /并转换并转换qVerilog描述为module test(Cr, CP, d, Q, Z);input Cr, CP, d;output Z;output 7:0 Q;reg 7:0 Q;assign Z=Q7;always (posedge CP or negedge Cr)if(!Cr) Q=8h00;else

16、if(Z) Q=8hfe;else Q=Q6:0,d;endmodule48典型应用典型应用数据串数据串/ /并转换并转换q串入并出转换电路的工作波形49典型应用典型应用数据并数据并/ /串转换串转换q电路结构50典型应用典型应用数据并数据并/ /串转换串转换51七位并入串出转换工作流程七位并入串出转换工作流程 CrCP d6d0Q0Q1Q2Q3Q4Q5Q6FZ操作操作0000000001清零1ag1abcdefg0置数101abcdef01001abcde010001abcd0100001abc01000001ab010000001a010000000111hn1hijklmn0置数右移七次

17、典型应用典型应用数据并数据并/ /串转换串转换qVerilog描述为module test(Cr, CP, d, F, Z);input Cr, CP;input 6:0 d;output Z, F;reg F;reg 6:0 Q;assign Z=|Q;always (posedge CP or negedge Cr)if(!Cr) Q,F=8d0;else if(Z) Q,F=1b1,d;else Q,F=1b0,Q;endmodule52典型应用典型应用数据并数据并/ /串转换串转换q并入串出转换电路的工作波形53本章小结本章小结1. 了解输出反馈电路的概念。2. 掌握基本RS触发器及钟控触发器的逻辑功能及描述方法，尤其是边沿触发器的边沿变化边沿变化波形图波形图。3. 熟练掌握触发器的典型应用典型应用。4. 熟练掌握由触发