数字逻辑电路第5章触发器-1-1

1、第第5章章 触发器触发器 第第5章章 触发器触发器 5.1 时序逻辑电路的结构和特点时序逻辑电路的结构和特点 5.2 触发器触发器 第第5章章 触发器触发器 5.1 时序逻辑电路的结构和特点时序逻辑电路的结构和特点 在第三章我们知道,所有的组合逻辑电路都有一个共同的特点:任一时刻电路的输出仅取决于当时电路的输入,与电路以前的输入和状态无关。在本章中,我们将要讨论另一种类型的逻辑电路时序逻辑电路（简称时序电路）。在时序逻辑电路中,电路的输出不仅取决于当时电路的输入,还与以前电路的输入和状态有关,也就是说,时序逻辑电路具有记忆功能。第第5章章 触发器触发器 图51 时序逻辑电路的结构框图存 储 电

2、 路组合逻辑电路Q1W1QrWpX1XmY1Yk第第5章章 触发器触发器 时序逻辑电路的结构框图如图51所示。由图中可以看出,一个时序逻辑电路通常由组合逻辑电路和存储电路两部分组成,其中,存储电路由触发器构成,是必不可少的。图中的Xi（i=1,m）是电路的输入信号；Yi（i=1,k）是电路的输出信号;Wi（i=1,p）是存储电路的输入信号（亦称驱动信号或激励信号）；Qi（i=1,r）是存储电路的输出信号（亦称时序电路的状态信号）。 第第5章章 触发器触发器 按照存储电路中触发器状态变化的特点,时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中,所有触发器都受同一时钟信号控

3、制,触发器的状态变化是同步进行的。在异步时序逻辑电路中,并非所有触发器都受同一时钟信号控制,因此触发器的状态变化不是同步进行的。 按照电路输出信号的特点,时序逻辑电路分为Mealy型电路和Moore型电路两种。在Mealy型电路中,输出不仅取决于电路的状态,还与电路的输入有关。在Moore型电路中,输出仅仅取决于电路的状态,与电路的输入无关。第第5章章 触发器触发器 概述一、用于记忆1位二进制信号1. 有两个能自行保持的状态2. 根据输入信号可以置成0或1二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T） 第第5章章 触发器触发器 5.2 触触 发发

4、器器 触发器是时序逻辑电路中的基本单元电路,它具有两个稳定的状态,这两个状态分别称为0状态和1状态。只要外加信号不变,触发器的状态就不会发生变化,这就是它的存储功能。只有当外加信号变化时,触发器的状态才可能发生变化。 在分析触发器的状态变化时,将外加信号变化之前触发器的状态称为现态,用Qn表示；将外加信号变化之后触发器的状态称为次态,用Qn+1表示。触发器的Q输出端为0时称为0状态,为1时称为1状态。第第5章章 触发器触发器 5.2.1 触发器的电路结构和动作特点 按照电路结构形式的不同,可以将触发器分为基本触发器、同步触发器、主从触发器和边沿触发器等。 1.基本RS触发器 基本RS触发器是各

5、种触发器中结构最简单的一种,可用两个与非门或两个或非门通过交叉耦合构成。 & &G1G2QQSR(a)QQSRSR(b)图52 由与非门构成的基本RS触发器（a）电路图;（b）逻辑符号第第5章章 触发器触发器 的的输输入入信信号号正正常常工工作作下下时时不不应应施施加加输输入入端端，低低电电平平有有效效为为置置输输入入端端，为为置置工工作作原原理理010 RSSR* QQRS 的的状状态态不不定定以以后后同同时时回回到到、*1 #QRS 第第5章章 触发器触发器 由表51可以写出如下方程:n 2nQSRQRS0 上述方程描述了基本RS触发器的次态和输入信号以及现态之间的逻辑关系

6、,称为基本RS触发器的特性方程。 分析结果表明,该触发器具有保持、置0、置1三种逻辑功能,两个输入端必须满足约束条件RS=0。第第5章章 触发器触发器 2.同步RS触发器 同步RS触发器是在基本RS触发器的基础上增加一个时钟控制端构成的,其目的是提高触发器的抗干扰能力,同时使多个触发器能够在一个控制信号的作用下同步工作。图56(a)是一个由与非门组成的同步RS触发器，图56(b)是它的逻辑符号。 & &G1G2QQ(a)QQ1S1R(b)SRCP & &G3G4SCPRC1图56 由与非门构成的同步RS触发器（a）电路图;（b）逻辑符号第第5章章 触发器触发器

7、表52 同步RS触发器的特性表 第第5章章 触发器触发器 2. 动作特点在CLK=1的全部时间里，S和R的变化都将引起输出状态的变化。变变化化多多次次翻翻转转、可可能能随随和和期期间间，在在RSQQCLK 1第第5章章 触发器触发器 无论是基本RS触发器还是同步RS触发器,R和S都要满足约束条件RS=0。为了避免R和S同时为1的情况出现,可以在R和S之间连接一个非门,使R和S互反。这样,除了时钟控制端之外,触发器只有一个输入信号,通常表示为D,这种触发器称为D触发器。第第5章章 触发器触发器 图58(a)是一个由与非门组成的同步D触发器;图58(b)是它的逻辑符号;表53是它的特性表。它的特性

8、方程如下: Qn+1=D, CP=1 时 Qn+1 =Qn,CP=0 时 由表53可以看出:当CP=0时,无论输入是0还是1,触发器的状态都不会改变,次态等于现态。当CP=1时,0输入使触发器的次态为0,称为置0;1输入使触发器的次态为1,称为置1。可见,D触发器具有置0和置1两种逻辑功能。第第5章章 触发器触发器 图58 同步D触发器 （a）电路图;（b）逻辑符号 & &QQ(a)QQ1DC1(b)DCP & &DCP1第第5章章 触发器触发器 表53 同步D触发器的特性表 第第5章章 触发器触发器 在时钟控制信号整个有效电平期间,如果同步触发器输入信号发生多

9、次变化,则触发器的状态也可能发生多次变化,因此，触发器容易受到这期间出现的干扰信号的影响。为了进一步提高抗干扰能力,在同步触发器的基础上设计出了主从结构的触发器。 3.时钟脉冲触发的触发器 主从触发器由两个时钟信号相反的同步触发器相连而成。图510(a)是一个主从RS触发器电路,图510(b)是它的逻辑符号。第第5章章 触发器触发器 图510 主从RS触发器 （a）电路图;（b）逻辑符号 & &G1G2QQ(a)QQ1S1R(b)SRCP & &G3G4SCPRC1 & &G5G6 & &G7G8Q11Q1G9从触发器主触发器第第

10、5章章 触发器触发器 表54 主从RS触发器的特性表 nCPRSQ01000001010011100101110111n 1Q01011100第第5章章 触发器触发器 当CP由1变为0时,从触发器的时钟控制信号从无效变为有效,在此时刻之前,Q1和 如果发生了变化,意味着从触发器的输入信号发生了变化。在从触发器的时钟控制信号变为有效时,触发器的输出将产生相应的变化。如果在主触发器的时钟控制信号有效期间（CP=1）,Q1和 端变化多次,则只有最后一次变化的结果会反映到Q和 端。 主从RS触发器的特性表如表54所示。它的特性方程如下:Q1Q1Qn 1nn 1nQSRQRS0QQCP下降沿到来时 CP

11、非下降沿时 第第5章章 触发器触发器 SR也也是是确确定定的的的的情情况况下下，为为解解除除约约束束，即即使使出出现现*1QRS 第第5章章 触发器触发器 列出真值表*QQKJCLKQSR* QQRSCLKQ第第5章章 触发器触发器 表55 主从JK触发器的特性表 第第5章章 触发器触发器 二、脉冲触发方式的动作特点输输出出状状态态只只能能改改变变一一次次”状状态态翻翻转转到到达达后后，“从从”按按“主主第第二二步步“从从”保保持持时时，“主主”接接收收信信号号，第第一一步步分分两两步步动动作作： CLKCLK1. 1的的信信号号进进入入主主触触发发器器时时，只只允允许许的的信信号号进进入入主

12、主触触发发器器时时，只只允允许许1110 KQJQSR。最最后后的的状状态态，决决定定前前，要要找找出出期期间间里里输输入入发发生生变变化化时时在在可可能能翻翻转转一一次次高高电电平平期期间间，“主主”只只在在但但主主从从起起控控制制作作用用里里输输入入信信号号对对“主主”都都的的全全部部时时间间，“主主”为为同同步步主主从从*11. 2QQCLKCLKCLKJKCLKSRSR 第第5章章 触发器触发器 表56 T 触发器的特性表 第第5章章 触发器触发器 图517 主从T触发器 （a）电路图;（b）逻辑符号 & &G1G2QQ(a)QQ1TC1(b)TCP & &am

13、p;G3G4TCP & &G5G6 & &G7G8Q11Q1G9第第5章章 触发器触发器 主从触发器的动作特点: 主从触发器的状态变化分两步进行:第一步,在主触发器的时钟控制信号有效期间,输入信号影响主触发器的状态,此时从触发器的状态不会发生变化;第二步,在主触发器的时钟控制信号由有效变为无效而从触发器的时钟控制信号由无效变为有效时,从触发器的状态根据主触发器的状态而变化。 在主触发器的时钟控制信号有效期间,如果输入信号发生过变化,则在时钟控制信号的有效边沿到来时，从触发器的状态不一定按照此时刻的输入信号来确定。 4.边沿触发器 为了进一步提高可靠性,增强抗干扰

14、能力,克服主从触发器存在的缺点,设计了边沿触发器。边沿触发器也是边沿动作的触发器。图519为边沿触发器的逻辑符号。第第5章章 触发器触发器 5.4 时钟边沿触发的触发器时钟边沿触发的触发器为了提高可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于时钟信号的上升沿或下降沿到达瞬间输入的状态。用CMOS传输门的边沿触发器维持阻塞触发器第第5章章 触发器触发器 图519 边沿触发器的逻辑符号QQ1SC1SCP1RRQQ1DC1DCPQQ1JC1JCP1KKQQ1TC1TCP上升沿触发的边沿触发器QQ1SC1SCP1RRQQ1DC1DCPQQ1JC1JCP1KKQQ1TC1TCP下降沿触发的边沿触发器

15、第第5章章 触发器触发器 一、电路结构和工作原理一、电路结构和工作原理第第5章章 触发器触发器 利用CMOS传输门的边沿触发器列出真值表列出真值表)3( 的的状状态态保保持持不不变变和和通通断断，而而变变化化随随着着，断断通通，时时，QQTGTGDQDQTGTGCLK43mm210)1( DQQTGTGDCLKTGTGCLK送至输出端，使送至输出端，使断断通，通，状态保持状态保持上升沿到达瞬间上升沿到达瞬间通通断，断，后，后，m4321)2(*QQDCLKQ第第5章章 触发器触发器 触触发发器器输输入入端端的的边边沿沿触触发发，置置带带异异步步置置D01)4(态态到达时刻输入的逻辑状到达时刻输入的逻辑状或下降沿）或下降沿）于时钟信号的上升沿（于时钟信号的上升沿（输出状态的变化仅取决输出状态的变化仅取决发器动作特点