某公司PCB设计规范样本

1、密级*公司设计规范状 态： 受控编号： 编 制： 审 核： 批 准： 批准日期： 年 月 日 实施日期： 年 月 日PCB设计规范修订记录日期修订版描述作者目 录1. 范围12. 规范性引用文件13. 术语和定义13.1. 印制电路板（PCBprinted circuit board）13.2. 原理图（schematic diagram）13.3. 网络表（Schematic Netlist）13.4. 背板（backplane board）13.5. TOP面23.6. BOTTOM面23.7. 细间距器件23.8. Stand Off23.9. 护套23.10. 右插板23.11. 板厚

2、（board thickness）23.12. 金属化孔（plated through hole）23.13. 非金属化孔（NPTHunsupported hole）23.14. 过孔（Via hole）23.15. 盲孔（blind via）23.16. 埋孔（埋入孔，buried via）23.17. HDI （High Density Interconnect）33.18. 盘中孔（Via in pad）33.19. 阻焊膜 （solder mask or solder resist)33.20. 焊盘（连接盘，Land）33.21. 双列直插式封装 (DIPdual-in-line p

3、ackage）33.22. 单列直插式封装 (SIPsingle-inline package）33.23. 小外型集成电路 (SOICsmall-outline integrated circuit）33.24. BGA （Ball Grid Array）33.25. THT(Through Hole Technology)33.26. SMT (Surface Mounted Technology)33.27. 压接式插针33.28. 波峰焊（wave soldering）33.29. 回流焊（reflow soldering）43.30. 压接43.31. 桥接（solder bridg

4、ing）43.32. 锡球（ solder ball）43.33. 锡尖（拉尖，solder projection）43.34. 立片（器件直立，Tombstoned component）43.35. 当前层（Active layer）43.36. 反标注（反向标注，Back annotation）43.37. FANOUT43.38. 材料清单（BOMBill of materials）43.39. 光绘（photoplotting）43.40. 设计规则检查（DRCDesign rules checking）53.41. DFM（Design For Manufacturability）5

5、3.42. DFT（Design For Testability）53.43. ICT（In-circuit Test）53.44. EMC（Electromagnetic compatibility)53.45. SI（Signal Integrality）53.46. PI（Power Integrality）54. PCB设计活动过程54.1.系统分析54.2.布局64.3.仿真64.4.布线64.5.测试验证65. 系统分析65.1.系统框架划分65.2.系统互连设计75.3.单板关键总线的信噪和时序分析75.4.关键元器件的选型建议75.5.物理实现关键技术分析76. 前仿真及布局过

6、程86.1.理解设计要求并制定设计计划86.2.创建网络表和板框86.3.预布局96.4.布局的基本原则96.5.信号质量106.5.1.规则分析116.5.2.层设计与阻抗控制136.5.3.信号质量测试需求166.6.DFM166.6.1.PCB尺寸设计一般原则166.6.2.基准点ID的设计176.6.3.器件布局的通用要求186.6.4.SMD器件布局要求186.6.5.THD布局要求206.6.6.压接件器件布局要求216.6.7.通孔回流焊器件布局要求216.6.8.走线设计226.6.9.孔设计256.6.10.阻焊设计266.6.11.表面处理276.6.12.丝印设计276.

7、6.13.尺寸和公差标注306.6.14.背板部分306.7.DFT设计要求326.7.1.PCB的ICT设计要求326.7.2.功能和信号测试点的添加366.8.热设计要求366.9.安规设计要求366.9.1.线宽与所承受的电流关系376.9.2.-48V电源输入口规范376.9.3.有隔离变压器的接口（E1/T1口和类似端口）的安规要求376.9.4.网口安规要求（类似有隔离变压器的接口）387. 布线及后仿真验证过程387.1.布线的基本要求387.1.1.布线次序考虑387.1.2.约束规则设置基本要求397.1.3.布线处理的基本要求397.1.4.布线所遵循的基本规则407.2.

8、布线约束规则设置447.2.1.物理规则设置457.2.2.通用属性设置477.2.3.电气规则设置477.3.交互式规则驱动布线策略487.3.1.交互布线策略487.3.2.自动布线前期处理487.3.3.不同类型单板布线策略497.3.4.规则驱动布线后期处理517.4.仿真验证518. 投板前需处理事项528.1.质量保证活动528.1.1.自检活动528.1.2.组内QA审查528.1.3.短路断路问题检查528.2.流程数据填写和文件提交538.2.1.投板流程中填写的项目538.2.2.投板流程上粘贴2个压缩文件549. 测试验证过程549.1.信号质量测试工程师具备的知识549

9、.2.测试目的及测试内容549.3.测试方法549.3.1.示波器及探头的选择与使用549.3.2.信号波形参数定义569.3.3.测试点的选择原则589.3.4.信号质量测试应覆盖各功能块的信号599.3.5.各类信号的重点测试项目599.3.6.各类信号测试方法和注意事项6010.附录6310.1.测试验证过程附录6310.1.1.同步总线时序测试实例参考6310.1.2.示波器和探头带宽对测试信号边沿的影响6510.1.3.测试探头的地回路对测试信号的影响6610.1.4.高速差分眼图测试方法68印制电路板（PCB）设计规范1. 范围本规范规定了我司硬件工程师在CAD/SI开发阶段参与产

10、品的设计过程和必须遵守的设计原则。本规范适用于我司硬件工程师在CAD/SI阶段设计生产的所有印制电路板（简称PCB）。2. 规范性引用文件下列文件中的条款通过本规范的引用而成为本规范的条款。凡是注日期的引用文件，其随后所有的修改单（不包括勘误的内容）或修订版均不适用于本规范，然而，鼓励根据本规范达成协议的各方研究是否可使用这些文件的最新版本。凡是不注日期的引用文件，其最新版本适用于本规范。序号编号名称1GB4588.388印制电路板设计和使用3. 术语和定义3.1. 印制电路板（PCBprinted circuit board）在绝缘基材上，按预定设计形成印制器件或印制线路以及两者结合的导电图

11、形的印制板。3.2. 原理图（schematic diagram）电路原理图，用原理图设计工具绘制的、表达硬件电路中各种器件之间的连接关系的图。3.3. 网络表（Schematic Netlist）由原理图设计工具自动生成的、表达元器件电气连接关系的文本文件，一般包含元器件封装、网络列表和属性定义三部分。3.4. 背板（backplane board）用于互连更小的单板的电路板。3.5. TOP面封装和互连结构的一面，该面在布设总图上就作了规定（通常此面含有最复杂的或多数的元器件。此面在通孔插装技术中有时称做“元器件面”）。3.6. BOTTOM面封装及互连结构的一面，它是TOP面的反面。（在

12、通孔插装技术中此面有时称做“焊接面”）。3.7. 细间距器件pitch0.65mm的翼形引脚器件；pitch1.0mm的面阵列器件。3.8. Stand Off器件安装在PCB上后，本体底部与PCB表面的距离。3.9. 护套和长针的背板连接器配合使用，安装在连接器的另一面，保护连接器的插针。3.10. 右插板单板插入到背板上，从插板方向看，PCB 在右边，器件面在左边。3.11. 板厚（board thickness）包括导电层在内的包覆金属基材板的厚度。板厚有时可能包括附加的镀层和涂敷层。3.12. 金属化孔（plated through hole）孔壁镀覆金属的孔。用于内层和外层导电图形之

13、间的连接。同义词：镀覆孔3.13. 非金属化孔（NPTHunsupported hole）没有用电镀层或其他导电材料加固的孔。3.14. 过孔（Via hole）用作贯通连接的金属化通孔，内部不需插装器件引脚或其他加固材料。3.15. 盲孔（blind via）来自TOP面或BOTTOM面，而不穿过整个印制电路板的过孔。3.16. 埋孔（埋入孔，buried via）完全被包在板内层的孔。从任何表面都不能接近它。3.17. HDI （High Density Interconnect）高密度互连。3.18. 盘中孔（Via in pad）在焊盘上的过孔或盲孔。3.19. 阻焊膜 （solder

14、 mask or solder resist)是用于在焊接过程中及焊接之后提供介质和机械屏蔽的一种覆膜。阻焊膜的材料可以采用液体的或干膜形式。3.20. 焊盘（连接盘，Land）用于电气连接、器件固定或两者兼备的部分导电图形。3.21. 双列直插式封装 (DIPdual-in-line package）一种元器件的封装形式。两排引线从器件的侧面伸出，并与平行于元器件本体的平面成直角。3.22. 单列直插式封装 (SIPsingle-inline package）一种元器件的封装形式。一排直引线或引脚从器件的侧面伸出。3.23. 小外型集成电路 (SOICsmall-outline integr

15、ated circuit）3.24. BGA （Ball Grid Array）球栅阵列封装器件。指在元件底部以矩阵方式布置的焊锡球为引出端的面阵式封装集成电路。目前有塑封BGA(P-BGA)和陶瓷封装BGA(C-BGA)两种。焊锡球中心距有1.5 mm，1.27 mm，1 mm，0.8 mm，0.65mm，0.5mm，0.4mm。3.25. THT(Through Hole Technology)通孔插件技术。3.26. SMT (Surface Mounted Technology)表面安装技术。3.27. 压接式插针为压入金属化孔且不需要额外焊接而设计的具有专门形状截面的插针。3.28.

16、 波峰焊（wave soldering）印制板与连续循环的波峰状流动焊料接触的焊接过程。3.29. 回流焊（reflow soldering）是一种将零、部件的焊接面涂覆焊料后组装在一起，加热至焊料熔融，再使焊接区冷却的焊接方式。3.30. 压接由弹性的可变形的插针，或实体（刚性）的插针与PCB的金属化孔配合而形成的一种连接。在插针与金属化孔之间形成紧密的接触点。3.31. 桥接（solder bridging）导线之间由焊料形成的多余导电通路。3.32. 锡球（ solder ball）焊料在层压板、阻焊层或导线表面形成的小球（一般发生在波峰焊或再流焊之后）。3.33. 锡尖（拉尖，sold

17、er projection）出现在凝固的焊点上或涂覆层上的多余焊料凸起物。3.34. 立片（器件直立，Tombstoned component）一种缺陷，无引线器件只有一个金属化焊端焊在焊盘上，另一个金属化焊端翘起，没有焊在焊盘上。 3.35. 当前层（Active layer）当前正在编辑的层。当前层与辅助层配对。3.36. 反标注（反向标注，Back annotation）根据PCB设计文件中所作的改动更新原理图文件，通常采用程序进行执行完成此项工作。在更换管脚、更换门、参考标号重新编号以后必须进行反标注。3.37. FANOUT在PCB layout过程中，FANOUT指的是扇出打孔。即

18、从焊盘处引短线打孔，分为自动和手动两种。3.38. 材料清单（BOMBill of materials）装备部件的格式化清单。3.39. 光绘（photoplotting）由绘图仪产生电路板工艺图的过程，绘图仪使胶片曝光从而将被绘制部分制成照片。3.40. 设计规则检查（DRCDesign rules checking）通过通知您设计违规，确保建立的设计符合规定的设计规则的程序。3.41. DFM（Design For Manufacturability）可制造性设计。3.42. DFT（Design For Testability）可测试性设计。3.43. ICT（In-circuit Te

19、st）在线测试，也称内电路测试，即采用隔离技术，在被测PCB上的测试点施加测试探针来测试器件、电路网络特性的一种电性能测试方法。3.44. EMC（Electromagnetic compatibility)电磁兼容。设备或系统在其电磁环境中能正常工作且不对该环境中任何事物构成不能承受的电磁骚扰的能力（ANSI C64.14-1992)。3.45. SI（Signal Integrality）信号完整性。3.46. PI（Power Integrality）电源完整性。4. PCB设计活动过程CAD/SI开发人员的活动贯穿于整个产品开发过程中，为产品开发提供全流程的信号完整性分析、布局布线设计

20、、测试验证等系统和单板物理设计与实现方面的技术服务。CAD/SI开发人员参与产品的活动过程分为四个阶段：CAD/SI系统分析过程；前仿真及布局过程；布线及仿真验证过程；测试验证过程。4.1. 系统分析硬件工程师在CAD/SI阶段根据总体框架，对系统高速互连进行信号完整性分析，确定系统框架分割的合理性。其内容涉及系统互连设计，单板关键总线的信噪和时序分析，关键元器件的应用分析及选型建议，物理实现关键技术分析等内容。4.2. 布局在综合考虑信号质量、EMC、热设计、DFM、DFT、结构、安规等方面要求的基础上，将器件合理的放置到板面上。4.3. 仿真在器件IBIS、SPICE 等模型的支持下，利用

21、EDA工具对PCB的预布局、布线进行信号质量和时序分析，得出一定的物理电气规则参数，并运用于布局布线中，从而在单板的物理实现之前解决PCB设计中存在的时序问题和信号完整性问题。仿真通常分为前仿真分析和后仿真验证两部分。4.4. 布线在遵循信号质量、DFM、EMC等规则要求下，实现器件管脚间的物理连接设计。4.5. 测试验证硬件工程师在CAD/SI阶段从PCB物理实现的角度参与硬件测试中的信号完整性测试部分，进行信号质量和时序测试，并对出现的信号质量问题进行处理。测试验证主要涉及信号质量测试、信号时序测试和容限测试等三个方面工作。5. 系统分析5.1. 系统框架划分在硬件系统方案中，根据系统的功

22、能模块对系统框架进行了划分。这里，我们从CAD/SI的实现角度，对其框架划分方案进行验证。若验证后发现有不合理的地方，应给出解决方法，提出合理的框架划分方案。对于大部分已经有继承性的产品来说，其系统各功能模块的划分已经过相关产品的验证，这时可省略这部分的分析内容。这里单独提出这一部分的分析要求，主要针对部分新产品，尤其是预研产品，由于新技术或新方案中选用的套片或部分芯片使用了较新的接口、电平类型或封装，须结合有关技术资料，从CAD设计实现和SI仿真方面进行分析。分析时首先要对当前硬件总体划分的模块中涉及的总线及电平特点，该总线的驱动负载能力，多负载情况下的信号完整性问题等进行分析阐述，论证系统

23、框架划分是否合理，若不合理，给出推荐的划分方案和分析数据。其次，若系统中有器件密度及可能布线密度较大的单板，需要分析其信号完整性问题和PCB实现难度等，通过分析论证这种划分的合理性。5.2. 系统互连设计系统互连有框间互连、板间互连、模块间互连三种形式，可根据具体情况进行分析。分析要点如下： 分析系统互连的电平的特点，使用中的匹配方式，若同一种接口电平不同厂家不同器件的性能差别明显，应给出优选方案； 若互连采用的是同步或准同步总线需要进行静态时序分析； 对多负载网络需要根据不同的拓扑结构给出仿真波形； 点到点结构的网络可酌情给出不同匹配情况的仿真波形； 对信号排布较密或对串扰敏感的电平需要给出

24、信号在连接器上不同排布情况下的串扰仿真分析； 根据仿真波形给出噪声裕量分析。5.3. 单板关键总线的信噪和时序分析对系统的关键单板需要进行重点分析，分析要点有两个：总线信噪分析和时序分析。 信噪分析主要是串扰分析。首先确定信号电平的直流噪声容限，分析当器件工作在最坏情况下时，对关键总线在不同线宽/线间距时的串扰进行分析，综合设计难度、加工难度等因素，在满足直流噪声容限的情况下，确定PCB实现的线宽/线间距约束条件。 时序分析。这里指静态时序分析。根据单板中时钟的同步方式，用计算静态时序的方法，计算出关键总线的PCB传输延迟，从而得出各接口间的PCB走线长度。5.4. 关键元器件的选型建议从信号

25、质量、封装、时序等方面进行分析： 从信号完整性分析的角度，分析相同功能的不同器件，在相同的工作条件下，根据仿真波形，根据信号质量的不同，给出优选器件。对于只有一种器件的情况，也可仿真出不同条件下（高、低温，单负载或多负载等）的信号波形，分析其接口性能，给出该器件是否满足系统要求的选型建议。 若同一器件有多种封装，应该结合当前我们的供应商的技术水平和我们生产的工艺水平，选择易于设计和实现的PCB封装形式，给出选型建议。5.5. 物理实现关键技术分析物理实现即PCB设计实现方案。根据系统中不同的信号特性，可选择从如下几个方面进行分析。 当系统中有高速总线时，如果需要在PCB板上传输较长的距离，且收

26、发器对传输中的信号抖动、损耗有严格要求；或者信号要求有较高的传输线特征阻抗，预计用普通FR4材料设计单板将严重超出结构要求的厚度。这时可考虑使用低损耗、低介电常数的材料。 若预测单板布线密度很大，采用常规的通孔设计方法无法在有限的PCB信号层内完成布线时，可考虑使用埋盲孔设计方法或采用HDI设计及加工方法等。但是，是否采用这种方法需要与中试单板工艺、采购等专家进行研究协商，综合成本和生产加工等因素再决定。因为，由于目前国内PCB加工厂家的加工工艺有限，同时我们的测试手段也受限制，所以采用埋盲孔和HDI设计的单板，加工直通率相对较低，若预计今后单板批量生产量较大时，应尽量避免使用这些非常规设计方

27、法。6. 前仿真及布局过程6.1. 理解设计要求并制定设计计划 仔细审读原理图和功能框图，在与原理图设计者充分交流的基础上，确认PCB设计的电气性能要求。 制定单板的PCB设计计划，填写设计记录表，计划要包含设计过程中原理图调入、预布局、仿真分析、布局完成、布局评审、布线完成、布线评审、等关键检查点的时间要求。如果出现由于种种原因导致设计计划推迟的情况，要制定相应的调整计划，而且需注明原因并由相关人员签字确认。6.2. 创建网络表和板框 对于改板、归档或套用板框的PCB文件必须从文档室申请。 对原理图的规范性进行检查，积极排除错误，保证网络表的正确性和完整性。 根据器件编码与封装对应相关数据库

28、确定器件的封装。 根据原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。 根据结构要素图或对应的标准板框，创建PCB设计文件。 坐标原点必须为选择单板左边、下边的延长线交汇点。 板框四周倒圆角，圆角半径5mm/197mil。特殊情况参考结构设计要求。6.3. 预布局 参考原理图和功能框图根据信号流向放置重要的单元电路和核心器件。 对关键信号进行前仿真分析。仿真分析方法详见本规范6.5章节的信号质量。 根据仿真分析结果来确定重要单元电路和核心器件的大概布局位置，使关键信号能够满足时序和信号质量等要求。6.4. 布局的基本原则 与相关人员沟通以满足结构、SI、DFM、DFT

29、、EMC方面的特殊要求。 根据结构要素图，放置接插件、安装孔、指示灯等需要定位的器件，并给这些器件赋予不可移动属性， 并进行尺寸标注。 根据结构要素图和某些器件的特殊要求，设置禁止布线区、禁止布局区域。 综合考虑PCB性能和加工的效率选择工艺加工流程（优先为单面SMT；单面SMT+插件；双面SMT；双面SMT+插件），并根据不同的加工工艺特点布局。 布局时参考预布局的结果，根据“先大后小，先难后易”的布局原则。 布局应尽量满足以下要求：总的连线尽可能短，关键信号线最短；高电压、大电流信号与低电压、小电流信号的弱信号完全分开；模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间距要充分

30、。在满足仿真和时序分析要求的前提下，局部调整。 相同电路部分尽可能采用对称式模块化布局。 布局设置建议栅格为50mil，IC器件布局，栅格建议为25 25 25 25 mil。布局密度较高时，小型表面贴装器件，栅格设置建议不少于5mil。 布局时，考虑fanout和测试点的位置，以器件中心点参考移动，考虑在两个过孔中间走两根走线，如下图6-4-1、图6-4-2所示：图6-4-1 FANOUT示例1图6-4-2 FANOUT示例2测试点ICT的要求详见本规范第6.7章节的DFT设计要求。 布完局后所有器件必须放置在PCB板内。 布完局后打印出装配图供原理图设计者检查器件封装的正确性，并且确认单板

31、、背板和接插件的信号对应关系。 布完局后经评审人员确认无误后方可开始布线。6.5. 信号质量假如信号的上升沿时间小于4倍的信号传输延时时，我们可视它为高速信号。这时我们必须用传输线的方法和手段来分析。高速信号的特点要求我们在设计中必须对关键的信号制定约束规则，由约束规则驱动布局布线。6.5.1. 规则分析单板的规则分析建立在系统分析的基础之上，在分析单板的设计规则前应先充分了解系统分析报告，掌握单板设计要求，通过对设计要求的分析得到设计规则，利用设计规则驱动单板布局和布线。单板规则分析可以分为以下几个部分。 时序计算满足建立时间和保持时间是时序电路的基本要求。时序计算的基本公式如下：Tprop

32、max=Tcycle - Tmin_setup - Tmax_out_valid +/- Tskew - Tjitter - TcrosstalkTpropmin=Tmin_in_hold - Tout_hold +/- Tskew + Tjitter + Tcrosstalk其中：Tpropmax为传输线允许的最大传输延时；Tpropmin为传输线允许的最小传输延时；Tcycle为时钟周期； Tmin_setup为输入器件的最小建立时间； Tmax_out_valid为输出器件的最大输出有效时间，有的资料定义为Tco,其含义为时钟边沿到达到有效数据输出所需要的一段时间差；Tskew为输入输出

33、器件时钟输入PIN处的相对延时，即时钟相差；Tjitter 为时钟抖动引入的延时，这种延时可能造成时钟周期的变化；Tcrosstalk为总线的同步串扰引入的延时； Tmin_in_hold为输入器件的最小保持时间；Tout_hold为输出器件的输出保持时间。在器件的数据手册中可得到相关的参数，通常Tjitter+Tcrosstalk近似为0.5ns。通过计算可得到传输线允许的最大传输延时，最小传输延时。通过静态时序分析可以对芯片的器件选型以及布局布线进行指导，一般的地，建立时间的要求决定了同步电路传输线的最大走线长度，而保持时间的要求决定了同步电路传输线的最小走线长度，器件的建立和保持时间是针

34、对输入信号的器件而言的。 关键网络拓扑分析关键网络拓扑分析包含了多负载网络的拓扑结构和网络匹配方式分析。多负载拓扑网络的仿真可通过搭建拓扑结构模型，结合器件的基本布局在满足时序的要求下，尝试各种拓扑结构和匹配方式，来确定基本的拓扑类型。如果是BUS总线还要进一步的确定总线间长度的相互关系，并把仿真结果作为布局布线规则输入到软件中，作为规则驱动布局布线的基础。对于信号是沿有效还是电平有效，在仿真中要区别对待。 串扰关键网络的串扰，可通过搭建模型进行仿真，得出满足器件串扰要求的最小信号线间距。可设网络的间距规则，或设Max Parallelism（信号线平行多长的则间距应多大的列表），作为规则输入

35、到软件中。 差分线对于差分结构的网络，需要考虑：差分阻抗（差分线的单线阻抗仅具有参考价值）。通过阻抗计算软件（如:Si8000v3.0）计算可得。差分线匹配。通过仿真确定匹配值，匹配长度的范围。与其它网络的间距。为了减少差分线与其它信号的耦合作用，应使差分线对与其他信号线的距离大于差分线间距。 时钟线对于时钟线的网络需考虑；仿真决定匹配方式和阻抗的选取；时钟线的边沿要单调，边沿满足要求；满足时钟信号时序（长度）要求。 其他规则对于特殊网络的最大最小线宽，间距等要进行特殊规则定义并输入到软件中。其他规则设置参见7. 1的布线的基本要求和7.2的布线约束规则设置。6.5.2. 层设计与阻抗控制 层

36、设计根据单板的电源地的种类、信号密度、板级工作频率、有特殊布线要求的信号数量，以及综合单板的性能指标要求与成本承受能力，确定单板的层数。 1)电源层和地层单板电源的层数主要由其种类数量决定的。对于单一电源供电的PCB，一个电源平面足够了；对于多种电源，若互不交错，可考虑采取电源层分割（尽量保证相邻层的关键信号布线不跨分割区）；对于电源互相交错的单板，考虑采用2个或以上的电源平面。对于平面层的设置需满足以下条件：对不同的电源和地层进行分隔，其分隔宽度要考虑不同电源之间的电位差，电位差大于12V时，分隔宽度为50mil，反之，可选20-25mil。平面分隔要考虑高速信号回流路径的完整性，相邻层的关

37、键信号不跨分割区。当高速信号的回流路径遭到破坏时，应当在其他布线层给予补偿。例如可用接地的铜箔将该信号网络包围，以提供信号的地回路。注意电源与地线层的完整性。对于导通孔密集的区域，要注意避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割，从而破坏平面层的完整性，并进而导致信号线在地层的回路面积增大。不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。20H规则： 由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边沿效应。解决的办法是将电源层内缩，使得电场只在接

38、地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地层边沿内；内缩100H则可以将98%的电场限制在内。 地的层数除满足平面层的要求外，还要考虑：与器件面相邻层有相对完整的地平面；高频、高速、时钟等关键信号有一相邻地平面；关键电源有一对应地平面相邻（如48V与BGND相邻）。 2)信号层信号的层数主要由关键信号网络和局部高密度走线决定的。EDA软件能提供一布局、布线密度参数报告，由此参数可对信号所需的层数有个大致的判断，根据以上参数再结合板级工作频率、有特殊布线要求的信号数量以及单板的性能指标要求与成本承受能力，最后确定单板的信号层数。在确定信

39、号的层数时，需考虑关键信号网络（强辐射网络以及易受干扰的小、弱信号）的屏蔽或隔离措施。3) 层的排布多层PCB层排布的一般原则：器件面下面（第二层）为地平面，提供器件屏蔽层以及为器件面布线提供参考平面；所有信号层尽可能与地平面相邻；尽量避免两信号层直接相邻；主电源尽可能与其对应地相邻；原则上应该采用对称结构设计。对称的含义包括：介质层厚度及种类、铜箔厚度、图形分布类型（大铜箔层、线路层）的对称。 4)单板的层排布推荐方案具体的PCB层设置时，要对以上原则进行灵活掌握，根据实际单板的需求，确定层的排布，切忌生搬硬套。以下给出常见单板的层排布推荐方案，供参考。常见单板的层排布层数电源地信号1234

40、567891011124112S1G1P1S26123S1G1S2P1G2S36114S1G1S2S3P1S48134S1G1S2G2P1S3G3S48224S1G1S2P1G2S3P2S41000235S1G1S2P1S3G2P2S4G3S510136S1G1S2S3G2P1S4S5G3S612156S1G1S2G2S3G3P1S4G4S5G5S612246S1G1S2G2S3P1G3S4P2S5G4S6在层设置时，若有相邻布线层，可通过增大相邻布线层的间距，来降低层间串扰。对于跨分割的情况，确保关键信号必须有相对完整的参考地平面或提供必要的桥接措施。 阻抗控制特征阻抗是入射波的电压与电流的

41、比值，或反射波的电压与电流的比值。传输线的延迟和特征阻抗是由所用的PCB印制线的横截面几何形状和绝缘材料计算得到。由于受PCB印制线制造时诸如最大绝缘厚度和最小印制线宽度的制约，电路板通常在4075欧姆范围内控制特征阻抗。器件的输出电阻一般10几欧姆左右，因此始端串联匹配时电阻一般选33欧姆左右与走线的阻抗匹配。1)在进行阻抗计算时，需要考虑半固化片和芯板种类。PCB生产厂家的PCB采用两种介质：芯材和半固化片。芯材和半固化片的交替叠加构成PCB板。 2)芯材是两面附有铜箔的介质，有十几种规格：0.1mm、0.2mm、0.3mm、0.4mm、0.5mm、0.6mm、0.7mm、0.8mm、0.

42、9mm、1.0mm、1.2mm、1.5mm、1.6mm、2.0mm、2.4mm。各种规格的芯板除去铜厚后，介质的厚度如下表：各种芯板的介质厚度芯板规格（mm）0.10.20.30.40.50.60.70.8介质厚度（mil）1.185.129.0612.9916.8320.8724.828.74芯板规格（mm）0.911.21.51.622.4介质厚度（mil）36.6144.4952.3656.360.2475.9891.73注意：在进行阻抗控制的时候，一定要考虑到芯板的厚度中包含了铜箔的厚度。3) 半固化片有1080、2116、7628三种，1080的厚度为3.0mil，2116的厚度为4

43、.2mil，7628的厚度为7.0mil，可以选择任意片数，组合使用。出于生产上的原因，除芯板之外的每层介质至少选择两片以上的半固化片进行组合。由于半固化片在受热层压期间，会出现流胶的现象，使得介质的厚度变薄。因为流胶后1080的厚度变为2.5mil，7628的厚度变为6.5mil，当选用较薄的介质厚度时，应特别注意这种现象。4)铜箔的厚度：目前我司的PCB板中铜箔的厚度一般为：表层1.8mil，内层1.4mil。6.5.3. 信号质量测试需求 熟悉硬件设计方案及单板上的关键信号，明确哪些信号是SI 的测试重点（信号质量测试、时序测试、IBIS模型验证）。 在PCB布线阶段就要求开发人员预留关

44、键信号的测试孔，同时在板上各部分均匀地布上适宜数量的地孔以方便测试。 因为传输线效应的影响，探针的位置和需要测试的管脚位置越远，波形相差就越大。 首先选择探头直接搭在接收器件信号的IC引脚上测试信号（不会引起短路），对于BGA及细小管脚的SMT器件引脚，则选择最靠近接收器件信号管脚的信号线上的过孔（或测试孔）进行测试，对这一类信号应该在接收芯片附近留有过孔（或测试孔）以方便测试。 对有同步时序测量要求的网络，因为时钟信号是同步时序测试的参考点，为了方便时序测试，应同时在发送和接收器件的时钟信号管脚附近放置测试孔，以便测试信号的相关时序参数。 对有阻抗测试要求的单板，在PCB设计时建议在控制阻抗

45、的信号层的空白区布1根（单线）或2根（差分线）大于4inch的线，并用SMA插座引出以便测试使用。6.6. DFM6.6.1. PCB尺寸设计一般原则 可加工的PCB尺寸范围为（mm）：长（51 508）X 宽（51457）X厚（1.04.5）X 倒角（3) X 传送边禁布区(5)，宽厚比小于等于150。 板尺寸85mm85mm时，推荐做拼板，当拼板需要做V-CUT时，板厚应小于3.5mm。拼板方式有三种：同方向拼板、中心对称拼板、镜象对称拼板。1) 常用同方向拼板。平行传送边方向上拼板数量不应超过2，如果单元板尺寸很小时，在平行传送边的方向拼板数量可以超过3，但垂直于单板传送方向的总宽度不能

46、超过150mm。当外形不规则或有器件超出板边时，可采用铣槽V-CUT的方式。2) 中心对称拼板主要适用于两块形状较不规则的PCB。将不规则形状的一边相对放置中间，使拼板后形状变为规则。不规则形状的PCB对拼，中间必须开铣槽才能分离两个单元板。如果拼板产生较大的变形时，可以考虑在拼板间加辅助边（用邮票孔相连）。有金手指的板需拼板时，采用金手指朝外。3) 采用镜象对称拼板时需注意正反面都是SMD；SMD都能满足背面过回流焊要求；光绘层设置的正负片对称分布；镜象对称拼板后的辅助边的MARK基准点翻转必须重合。 加辅助边情况如果传送边禁布区不能满足5mm时，必须在相应的板边每边增加5mm宽的辅助边。

47、若辅助边较长不易掰板时，可以分段加辅助边（每段辅助边的长度推荐100mm）。送边一侧器件伸出PCB外时，辅助边的宽度要求最少比伸出板边的器件 5mm。如果器件需要沉到PCB内，与辅助边干涉时，辅助边要开铣槽避开器件，开口的四边要比器件沉入PCB的尺寸大0.5mm。过波峰焊且板边或板内有大于35mm35mm大面积的空缺的板，应在空缺处应加辅助块。辅助块用邮票孔与PCB相连。PCB板边有缺角或不规则的形状时，且不能满足PCB外形要求时，应加辅助块补齐，使其规则，方便设备组装。对于需要及其自动分板的PCB，V-CUT线（TOP&BOTTOM面）要求保留1mm的器件禁布区，以避免在自动分板时损坏器件。

48、 常用的PCB连接方法1) V-CUT：板直线连接，采用V-CUT的拼板板间距应设置为5mil。2) 邮票孔：孔径为1.0mm/40mil的非金属化孔，孔中心间距为1.27mm/50mil，邮票孔向PCB的主体板边缩进0.4mm/16mil。PCB与PCB和PCB与辅助边的连接推荐采用折断桥（Breakaway Bridge）的方式，折断桥的长度为4.00mm。3) 铣槽：铣槽的宽度推荐2mm，铣槽常用于单元板之间需留有一定距离的情况，一般应与V-CUT或邮票孔配合使用。大面积的板边和板内空缺：辅助块与PCB的连接一般采用铣槽邮票孔的方式，辅助块的长度大于50mm时，折断桥应有2个，当长度小于

49、50mm时，可以用1个折断桥。6.6.2. 基准点ID的设计 基准点的分为：拼板基准点，单元基准点，局部基准点。 过SMT回流焊的单板必须放置基准点，单面基准点数量3 ；在板边呈“L”形分布，基准点圆心远离传送边6mm以上；单面SMT时只需器件面放置基准点； PCB双面布贴片器件时基准点双面放置。 拼板基准点和单元基准点采用标准封装库：ID-BOARD。实心圆为40mil，阻焊开窗80mil，有 2mm八边形铜线边作保护圈用。 间距0.4mm的QFP和间距0.8mm BGA、CSP、FC等器件需要放置局部基准点。局部基准点为：实心圆为40mil，阻焊开窗为50mil，外圈铜环可不要。6.6.3

50、. 器件布局的通用要求 有极性或方向性的THD器件在布局上方向一致，排列整齐。 推荐器件布局方向为0，90。 除了接口器件等特殊需要外，其他器件本体都不能超出PCB边缘，满足引脚焊盘边缘（或器件本体）距离传送边5mm的要求。 需安装散热器的SMD应注意散热器的安装位置，布局时要求有足够的空间，确保不与其他器件相碰。 不同属性（如有电位差，不同的电源地属性等）的金属件（如散热器、屏蔽罩等）或金属壳体的元器件不能相碰。 器件高度与拉手条的要求满足结构要求。6.6.4. SMD器件布局要求 SMD器件布局的一般要求细间距器件推荐布置在PCB同一面。 SMD器件的回流焊接器件布局要求1)同种贴片器件间

51、距要求12mil（焊盘间），异种器件：（0.13h+0.3）mm（h为周围近邻器件最大高度差）。2)回流工艺的SMT器件间距列表：（距离值以焊盘和器件体两者中的较大者为测量体。下表中括弧中的数据为考虑可维修性的设计下限）。回流工艺的SMT器件间距列表单位mm0402080512061810STC3528 7343SOT、SOPSOJ、PLCCQFPBGA040208050.400.550.700.650.700.455.00(3.00)12061810120618100.450.650.500.600.455.00(3.00)STC352873430.500.550.600.455.00(3.

52、00)SOT、SOP0.450.500.455.00SOJ、PLCC0.300.455.00QFP0.305.00BGA8.003)在考虑SMD器件的兼容替代时，片式器件允许重叠，贴片与插件允许重叠，SOP器件不允许重叠。4)BGA器件周围需留有3mm禁布区，最佳为5mm禁布区。在布局空间密度的限制条件下，chip元件允许禁布区为2mm，但不优选。一般情况下BGA不允许放置背面；当背面有BGA器件时，不能放在正面BGA的8mm禁布区的投影范围内。5)大于0805封装的陶瓷电容，布局时尽量靠近传送边或受应力较小区域，其轴向尽量与板传送方向平行。6)插拔器件或板边连接器周围3mm范围内尽量不布置SMD，以防止连接器插拔时产生的应力损伤器件。7)器件的焊点要方便目检，防止较高器件布置在较低器件旁时影响焊点的检测，一般要求视角45度。 SMD器件的波峰焊布局要求1)我司适合过波峰焊的SMD器件大于等于0603封装，且Stand Off值小于0.15mm的片式阻容器件和非露线圈片式电感；Pin间距大于等于1.27mm/50mil，且StandOff值小于0.15mm的SOP器件；PIT