集成电路设计基础期末考试复习题

1、全部复习题均可在教材上找到参考答案！!1 .摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。2 .摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。3 .图形的加工是通过光刻和刻蚀工艺完成的。4 .在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。5 .形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。6 .实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选择，则需要n位m选一多路器。7 .在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。8 .版图设计规则可以用

2、两种形式给出：微米规则和入规则。9 .常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是开发多晶硅技术。10 .要实现四选一多路器，应该用2位二进制变量组成4个控制信号，控制4个数据的选择。11 .摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。12 .缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的性能/价格比，使产品更具竞争力。13 .N阱CMOS主要工艺步骤：衬底硅片的选择一制作

3、n阱一场区氧化一制作硅栅一形成源、漏区一形成金属互连线。14 .解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构，避免发射区离子注入对硅表面的损伤。15 .n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计：Kr=KN/KP=n。n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr=Kr=KN/KP=1/n.16 .CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大K倍；电源电压下降K倍。CV等比例缩小定律要求器件的所有几何尺寸都缩小K倍；电源电压保持不变

4、；衬底掺杂浓度增大aK倍，以便使内部的耗尽层宽度和外部尺寸一起缩小。QCE等比例缩小定律要求器件尺寸K倍缩小，电源电压减小a/K倍(1VaVK),衬底掺杂浓度增大aK倍，使耗尽层宽度和器件尺寸一样缩小。17 .正胶在曝光时被光照的光刻胶发生分解反应，在显影时很容易被去掉。18 .先进的双极晶体管结构的三个基本特征：自对准工艺、多晶硅发射极技术和深槽隔离技术。19 .存储器的总体结构包括：存储单元阵列、译码器、输入/输出缓冲器、时钟和控制电路。20 .要使电路正常工作，时钟信号为低电平的时间必须大于电路的上升时间。21 .制作硅栅具体步骤：生长缓冲层、沟道区注入、离子注入、CVD工艺淀积多晶硅、

5、多晶硅掺杂、光刻和刻蚀形成多晶硅栅的图形。22 .BiCMOS技术的特点？23 .MOS存储器主要分为哪两大类？随机存取存储器RAM的可分为：动态随机存取存储器和静态随机存取存储器。24 .如果构成CMOS反相器的NMOS和PMOS管参数不对称，则反相器的直流电压传输特性曲线将发生变化。在VTN=-VTP的情况下，如果Kr=1,则Vit=0.5VDD;如果Kr>1,贝UKr=KN/KP=1/n。25 .常用掺杂方法：扩散和离子注入。26 .PN结隔离SBC结构工艺流程：衬底材料制备一埋层的形成一N型外延层的形成一隔离区的形成一晶体管基区的形成一晶体管发射区和引线孔的形成一金属化的形成。2

6、7 .集成电路的加工过程的三种基本操作：形成某种材料的薄膜；在各种材料的薄膜上形成需要的图形；通过掺杂改变材料的电阻率或杂质类型。28 .NMOS晶体管可分为两种类型：增强型NMOS和耗尽型NMOS。29 .N+埋层的两个作用：减小晶体管集电区串联电阻和减弱寄生PNP管效应。30 .输入缓冲器两方面作用：作为电平转换的接口电路和改善输入信号的驱动能力。31 .在门电路中，要使速度不退化，则串联管子的导电因子要增大n倍，获得最佳性能的设计是:KNeff=KPeff。32 .形成材料薄膜的方法：化学汽相淀积（CVD）、物理汽相淀积（PVD）和低功耗方法。33 .版图设计规则给出了三种尺寸限制：、同

7、一层次图形之间的最小间距、不同层次图形之间的对准容差，或叫套刻间距。34 .形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。35 .在驱动很大的负载电容时，需要设计合理的输出缓冲器，需满足：提供所驱动负载需要的电流、使缓冲器的最小。36 .为了保证电路能正常工作，一般对电路的输入逻辑电平有一个允许的变化范围，在这个输入电平的变化范围内，可以保证输出逻辑电平正确。允许的输入电平变化范围就是电路的逻辑摆幅。37 .QCE等比例缩小定律要求电源电压减小a/K倍（1VaVK）,在选择a时可以根据实际应用需要分为高性能方案和低功耗方案。38 .PMOS晶体管可以分为：增强型PMO

8、S和耗尽型PMOS。39 .IC工艺进入超大规模时代以后，SBC工艺已不能满足集成电路发展的需要，主要有三个原因：SBC结构晶体管管芯面积大，集成度低；SBC结构晶体管面积大，导致寄生电容大，因此大大降低了电路的速度；由隔离墙P型区引入的PNP寄生晶体管可能导致闩锁效应。40 .对CMOS反相器的直流噪声容限有三种不同的定义方法：由极限输出电平定义的噪声容限；由单位增益点定义的噪声容限；由反相器逻辑阈值定义的最大噪声容限。41 .由于CMOS电路具有最大的逻辑摆幅、噪声容限大，一般CMOS电路的设计主要是考虑速度和面积要求。42 .在晶体管的EM模型中，端电流和端电压之间的关系。发射结注入电流

9、集电结注入电流43 .影响MOS晶体管阈值电压的因素有哪些？44 .MOS管在不同工作状态下本征电容值。45 .MOS晶体管的本征电容通常是指哪几部分电容？MOS晶体管的寄生电容通常是指哪几部分电容？答：MOSFET本征电容包括：栅-衬电容CGB;栅-源电容CGS;栅-漏电容CGDMOSFET寄生电容包括：栅-源、栅-漏覆盖电容；栅-衬底覆盖电容；源、漏区pn结势垒电容。46 .连线寄生效应对集成电路性能的影响。答：连线寄生效应的影响：连线存在着寄生电阻、电容；由于金属的电阻率是基本不变的，这将导致按比例缩小后电路内连线的电阻增大；芯片面积增大使连线长度增加，连线RC延迟影响加大；连线寄生效应

10、对电路可靠性和速度带来影响。47 .小尺寸MOS器件中的二级效应包括哪些？答：小尺寸MOS器件中的二级效应包括：短沟道效应；窄沟道效应；饱和区沟道长度调制效应；迁移率退化和速度饱和；热电子效应。48 .对长7道MOS器件一般都采用简单的一维模型计算MOS晶体管的电流，试推导出线性区和饱和区的简单电流方程（采用以下近似：缓变沟道近似；强反型近似；只考虑多子的漂移运动，忽略少子扩散电流；近似认为反型载流子的迁移率是常数；薄层电荷近似）49 .在MOS晶体管中，栅和源、漏区之间存在哪两种边缘效应？50 .以富NMOSI路为例说明电荷分享问题对电路的影响。DD出现电荷分享的条件go时，A=M3=1时，

11、A=；B始终为九电荷分享问题等效电路。L，凸(G+gr_C#些_pp/-c77cr-i7q7Q51 .晶体管采用共基极接法时，输出特性曲线表现为：当Vcb>0时，Ic基本不随Vcb变化,Vcb0时，Ic随Vcb的减小剧烈变小到0,用EM模型分析上述现象。VBEVBC答：IE不变反映vbe基本不变，由|C=o(F|ES(eVt-1)-ICS(eVt-1)VBC、当VCB>0时，exp(-BC)«1,贝U：VtVBEIC=FIES(et-d)-ICS上式反映在VCB>0的条件下集电极电流IC与VCB无关。而当VCB<0时，即集电结正偏，VBEVBCexp(TC)不

12、可忽略，得：IC=aFIESeVt1cseVt,由此可见，vcb<0条件下，随vcb的减小IC减小，最后IC可以等于0.52 .SPICE中的MOS晶体管模型有哪些？53 .集成电路中的电阻可以用哪些方法形成？与MOS工艺兼容的电阻包括哪些？T-C-wjcin-L仃一"LL口klitB=K岫+£之/(jpo54 .依据MOS晶体管电容的简化模型，作为简单分析，输入、输出电容可以近似取为什么？55 .分区推导CMOS反相器的直流电压传输特性。并画出CMOS反相器的直流电压传输特性曲线。答：（书上有详细解）0<<特点：N-0&P-L=屁<曦”号特

13、点：N-S&P-L耳（嗫-7-公-%-%-%）=右（也一）一IN比例因子皿匚G.+:一特点：N-S&P-S公（曦-%）匕7+M明西/+加3Kt“疽业"tnm'do一特点；N-L&P-S瓜“"一一（"/）=/川-7一餐）月%=化-展）-优_吃一_%_%之匕之%+%特点：N-L&P-O瓦4嗫-啕y嗫-7-嚓）=J上=。*=0ArOL=o匚/au.56 .根据一个四位二选一多路器真值表，写出该逻辑表达式，并画出该多路器的逻辑图和电路图。控制信号输出丫3丫0ES11010001B3B000A3A0答：一个实际的四位CMOS二选一多路

14、器二E(SA#SB)57.画出实现Y=(A+B)C+D逻辑功能的逻辑图和电路图，如果根据对电路性能的要求确定了Kpeff和KNeff,设计电路中每个管子的导电因子。答：逻辑图Y=(A+BC+D对于给定功能，先画出NMOS电路，PMOS与NMOS是对偶关系电路图58.如图为集成电路光刻工艺中的几个阶段,脱膜成型(1)请将其按工艺流程重新排序并说明各步骤中的工艺名称。(2)掩模中的T型区域是曝光区域还是掩蔽区域？为什么?(3)简要说明刻蚀(或腐蚀)的含义。59.画出实现Y=A(B+C)+DE逻辑功能的CMOS电路图,确定了Kpeff和KNeff,设计电路中每个管子的导电因子。如果根据对电路性能的要

15、求具体分析过程略，书上有详细解，对于给定电路，根据NMOS逻辑块确定电路功能。仍然用等效反相器分析电路性能。对直流特性分析要考虑不同输入状态；对瞬态特性分析要考虑最坏情况。60 .给出实现Y=ABC逻辑功能的两种不同方案，并画出相应的逻辑图。F=ABCY=ABCY=AB+C61 .PN结隔离SBC结构工艺流程。答：(1)、衬底材料制备(2)、埋层的形成(3)、N型外延层的形成(4)、隔离区的形成(5)、晶体管基区的形成(6)、晶体管发射区和引线孔的形成(7)、金属化的形成62 .设计一个两输入与非门，要求在最坏情况下输出上升时间和下降时间不大于0.5ns已知：Cl=1PF,Vdd=5V,Vtn

16、=0.8V,Vtp=0.9V,采用0.6pm工艺，有Kn'=120X10-6A/V2,Kp-60X10-6A/V2o解：(书上有详细解)+O4f=C.I-crP-0.1119-2ffp根据。=-+1U2U-%)0.1可得到A9=7.4x10t(a/V,)同理可得到X=6一90xl(a/)强1门中2个PMO5管串联二仆=2人时=14.8x104(A/V-)最坏情况下只有一个NM05管导通支呼二q=Seff=690乂1TYV;WP1=WP2=14.28mm,WN1=WN2=13.8mm63 .设计一个两输入或非门，要求在最坏情况下输出上升时间和下降时间不大于0.5ns已知：Cl=1PF,V

17、dd=5V,Vtn=0.8V,Vtp=-0.9V,采用0.6工艺，有Kn'=120X-6AV2,-62Kp'=60X1A/V。解：书上有详细解64.设计电路Y=AB+C+D，工作频率f=50MHZ,Vtn=-Vtp=0.8V,栅氧化层厚度为500埃，n=400p=200L=2m,Vdd=5V,按全对称求各管的宽度。解：门电路图略，同学自己画出按照全对称设计，使等效反相器的上升时间和下降时间相等。根据对工作频率的要求，等效反相器的上升时间和下降时间由下式限定：tr=tfw1/2f=1XIC8(s)求得时间常数tr=5.79X10-9(s),根据等效反相器中导电因子与时间常数的关系得到：等效反相器中PMOS管的导电因子Kpeff=3.45X10-5等效反相器中NMOS管的导电因子Kneff=3.45x10-5对于所设计电路，考虑最坏情况情况，两个并联的PMOS管A,B,只有一个管对负载电容充电，即PMOS管ACD串联或BCD并联，相当于把三个同样宽度管子的沟道长度串联起来，在沟道宽度不变的情况下，使沟道长度增加二倍，因此导电因子减小2/3,因此PMOS管导电因子者B为3Kpeff,即KAP=KBP=KCP=KDP=3Keff。根据导电因子表达式，按照导电沟道长度为