运算放大器电路及版图设计报告

1、精选优质文档-倾情为你奉上目 录摘 要本次专业综合课程设计的主要内容是设计一个CMOS三级运算跨导放大器，该放大器可根据不同的使用要求，通过开关的开和闭，选择单级、两级、三级组成放大器，以获得不同的增益和带宽。用ORCAD画电路图，设计、计算宽长比，仿真，达到要求的技术指标，逐级进行设计仿真。然后用L-Edit软件根据设计的宽长比画版图，最后通过T-Spice仿真，得到达到性能指标的仿真结果。设计的主要结果归纳如下：（1） 运算放大器的基本工作原理（2） 电路分析（3） 设计宽长比（4） 画版图（5） 仿真（6） 结果分析关键词：CMOS运算跨导放大器；差分运放；宽长比；版图设计；T-Spic

2、e仿真第一章 引 言众所周知，微电子技术、电力电子技术和计算机技术在相互渗透、相互支撑和相互促进的紧密关系中，均得到了飞速的发展。现代信息社会的支柱计算机和通讯，其主要硬件设备是集成电路。以集成电路的发展为标志的微电子技术无所不在，己成为现代信息社会的基础。自从60年代世界上第一块集成电路在美国诞生以来，集成电路技术以惊人的速度发展。第一块集成电路上只有四个晶体管，而目前的集成电路已经可以在一片硅片上集成几千万只晶体管，甚至上亿只晶体管。集成电路的发展经历7小规模IC (SSI)、大规模IC (LSD 、超大规模IC (VLSI)和特大规模(ULSI)的不同阶段，集成电路的性能(高集成度、高速

3、度和低功耗等)迅速提高。集成电路工艺已发展到深亚微米，特征带宽可达到0.18 um，甚至更小。运算放大器在模拟电路中是个非常重要而且非常复杂的模块。它非常广泛的应用于开关电容滤波器、调解器、整流器、峰探测器、模拟到数字(AID)和数字到模拟(D/A)转换器等模块中。它的性能直接影响着整个电路的动态范围和高频的应用。本次课程设计从运算放大器结构特点及其工作原理出发，对其各种参数的定义和它们之间相互关系作了详细的阐述。为保证放大器的稳定性，选作单级放大器时，需米勒补偿，作为两级或单级放大时需进行极间补偿。 用ORCAD画电路图，并设计合适的宽长比，模拟仿真，使其达到设计要求；根据所设计的宽长比用L

4、-Edit软件进行版图设计，从版图中提取T-Spice文件；根据版图中提取的参数利用T-Spice软件进行仿真，仿真结果与ORCAD仿真结果进行比较，不满足设计指标，则修改版图，再提取参数，做仿真比较，使其结果满足所设计要求。第二章 基础知识介绍2.1 集成电路简介集成电路（integrated circuit），一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，这样，整个电路的体积大大缩小，且引出线

5、和焊接点的数目也大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。2.2 CMOS运算放大器从运放的模型出发来分析理想运放和实际的运放的差别，探讨了测量运算放大器的各种性能指标，然后，介绍一下当今比较常见的放大器的结构。2.2.1理想运放的模型运算放大器的符

6、号如图一，理想运算 I1放大器的理想参数为: (1)差模信号的开环电压增益为无穷大，即 Av= ;(2) 差动 +输入电阻为无穷大，即Rin=; (3)输出 + +电阻为零，即Rout=0;(4)开环频带宽度为 V1 I2无穷大; (5)当输入同相端(“+”)与反相 V2 Vout端(“一”)的电压相等时，输出电压Vout=0。 _ _ _ 图2.1 运算放大器符号上述条件下，运算放大器的两输入端之间为零端口化，即所谓“虚短”状态。零端口是一个二端网络.它的电压和电流同时为零，其特性可由下式表示V1-V2=0I1=I2=02.2.2非理想运算放大器实际的运算放大器只能十分接近上述的理想放大器，

7、或者说在理想运算放大器中增加一系列的模型参数，使其更接近实际情况，如差动输入电阻、差动输入电容、输出电阻共模输入电阻等。2.2.3运放的性能指标（1）增益 对于实际的运算放大器，电压增益是有限的，在低频和小信号情况下，典型值是从103（60dB）到105（100dB）。（2）线性范围输出电压Vo在一定的范围内，与输入电压的线性关系Vo=A(V1-V2)才成立。一般情况下，Vo的最大值是比正的电源电压要小；而Vo的最小值要比负的电源电压大一些。(3) 失调电压对于理想的运算放大器来说，如果V1=V2，则VO=0。但在实际的器件中，这种关系并不完全正确。当输入短接时，在输出端电压Vo,off0 ,

8、 Vo,off与运放的增益成正比，因此，用输入失调电压Vin,off(使VO=0的差分输入电压)来表示更为方便。其典型值在士2mV到10 mV之间。(4)共模抑制比(CMRR)共模电压增益为AC=Vo/V1+V2/2差分电压增益为AD=Vo/V1-V2/2共模抑制比(CMRR)被定义为差分电压增益与共模电压增益的比值，即AD/AC或者等于20log10(AD/AC)。对于CMOS放大器，其值大致在60dB80dB之间。共模抑制比表明的是运算放大器抑制噪声的能力，因此一个大的CMRR值是很重要的。(5)频率响应由于存在寄生电容、有限的载流子迁移率等原因，在高频的情况下，电压增益会随着频率的增加而

9、减小，通常用单位增益带宽(即在电压增益为电压1时的频率)来描述。单位增益带宽通常在1100 Mhz范围内。(6)非零输出电阻实际的运算放大器的开环输出电阻并不为零。带输出缓冲的放大器，它的输出电阻大致在0.1 5k范围内;而不带输出缓冲级的放大器，它的输出电阻要大的多，这将增加对连接到输出的电容充放电的时间，也就是降低了运算放大器的速度和最高的信号频率。(7) 噪声MOS晶体管由于它本身的结构、工艺技术和在运算放大器中的偏置条件等原因，在低频情况下显示了较高的闪烁噪声，而在高频情况下热噪声是主要的。这些噪声晶体管在运放的输出端产生了噪声电压，除以电压增益等效为输入噪声电压源，它严重影响了运算放

10、大器的动态范围。(8)DC功耗理想放大器中没有任何的直流功耗，而在实际的运放中，运算放大器的直流功耗的典型值为0.2510mW。上述 描 述 的都是在实际的运算放大器的设计过程中所要考虑的主要参数，但这些参数之间的实现是相互矛盾的。要实现某些参数就要以牺牲其它性能指标为代价，因此，要设计一个高性能的运算放大器，多方面的优化是一个非常关键的问题。2.3 CMOS运算放大器的常见结构2.3.1单级运算放大器运算放大器是一种有足够高的正向增益的放大器(受控源)，当加上负反馈时，其闭环转移函数和运放增益无关。根据不同的应用，运算放大器所采用的结构是不一样的,运放的基本结构图如图2.2所示。 Vin V

11、out CL图2.2 运放基本结构单级放大器的增益Au=gm×Rout ,式中gm为输入端跨导，Rout为输出电阻。2.3.2简单差分放大器如图2.3是单端输出的差分放大器的结构图。电路的小信号、低频电压增益等于gmi（ro2/ro4），大约在50倍左右。可以看出，简单差分放大器的增益比较低。增加增益的方法有两种:增加输入器件的跨导或者是增加整个电路的输出电阻。器件的跨导gmi=K'W/LIO，减小器件的沟道长度可以增加跨导，但同时它也降低了输出电阻(由于沟道调制效应)。因此，它是降低而不是增加了放大器的增益。另外，从电路的面积和功耗方面来说，靠增加器件的宽度和偏置电流来增大

12、器件的跨导也是不可取的。总的来说，最直接有效的方法就是增加放大器的输出电阻。图2.3 简单差分放大器2.3.3折叠式共源共栅(Folded-cascode)放大器折叠式共源共栅放大器是目前使用最为广泛的单级放大器之一，它解决了套叠式共源共栅放大器无法连接成单位缓冲器结构的缺陷.由于它的输出电阻比较高，因此常做单级运算跨导放大器(OTA)来使用。图2.4是采用n沟道差分输入的共源共栅放大器。电路中，负载电容和补偿电容是同一器件。在两极放大器中因负载电容而产生的非主极点在此电路中并不存在，因此它可以获得较高的闭环增益带宽。同时，共源共栅结构本身的Mille电容小，在高频下，电源抑制作用也没有降低。

13、图2.4折叠式共源共栅放大器2.4版图的相关知识2.4.1版图介绍集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个必不可少的重要环节。通过集成电路版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原为基于硅材料的立体结构。因此，版图设计是一个上承电路系统，下接集成电路芯片制造的中间桥梁。2.4.2硅栅CMOS工艺版图和工艺的关系 1. N阱做N阱的封闭图形处，窗口注入形成P管的衬底2. 有源区做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层3. 多晶硅做硅栅和多晶硅连线。封闭图形处，保留多晶硅。4. 有源区注入P+,N+区。做源漏及

14、阱或衬底连接区的注入5. 接触孔多晶硅，扩散区和金属线1接触端子。6. 金属线1做金属连线，封闭图形处保留铝7. 通孔两层金属连线之间连接的端子8. 属线2做金属连线，封闭图形处保留铝2.4.3 Tanner介绍Tanner集成电路设计软件是基于Windows平台的用于集成电路设计的工具软件，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。L-Edit是Tanner Tools Pro工具软件中的一个软件包，可以在同一窗口中进行版图设计、设计规则检查、网表提取、标准单元自动布局与连线等工作。配合在S-Edit中建立的相应电路，可以在

15、Tanner Tools Pro提供的另一个工具LVS完成布局与电路的比对。第三章 电路设计3.1总体方案运放总体框图见设计任务书图1。该运放由三级放大组成，可通过开关控制，选择单级、两级、三级组成放大器，以获得不同的增益和带宽。为保证放大器的稳定性，选做单级放大时，需进行米勒补偿，作为两级和三级放大时，需进行极间补偿。3.2各级电路设计OTA设计参数：最大负载电容20pF，第一级GBW达到0.4MHz一级增益20dB，二级增益65dB，三级增益95dB。3.2.1第三级电路设计采用PMOS差分对作为输入的简单OTA，画出电路结构，设计宽长比，仿真，通过不断改宽长比，仿真，直到达到设计要求为止

16、。其电路结构和偏置电路如图3.1所示。图3.1 第三级电路图加上偏置电路，和负载电容，仿真结果如图3.2图3.2 第三级仿真结果由仿真结果知带宽GBW=311KHz，增益为40dB，相位裕度91°，基本满足设计要求。3.2.2第二级电路设计采用NMOS作为输入的全差分折叠式共源共栅OTA，设计过程同前，其电路结构和偏置电路如图3.3所示。图3.3 第二级电路图加上偏置电压，和补偿电容，仿真结果如图3.4图3.4 第二级仿真结果由仿真结果知带宽GBW=261KHz，增益为66dB，相位裕度63°，完全满足设计要求。3.2.3第一级电路设计采用PMOS作为输入的全差分对称OTA

17、，其拓扑结构如图3.5所示，本级的偏置网络与最后级放大器的一样。图3.5 第一级电路图加上偏置电压，和补偿电容，仿真结果如图3.6图3.6 第一级仿真结果由仿真结果知带宽GBW=154KHz，增益为93dB，相位裕度79°，基本满足设计要求。3.2.4三级运放整体电路图及仿真结果分析整体电路图见附图一总电流如图3.7，可知功耗等于(5V×17.6uA)=0.88mW0.1mW，满足功耗要求。图3.7 总电流扫描共模输入范围1.8v3.2v，结果如图3.8，由图可知，该范围的电压都满足要求。图3.8 扫描电压结果第四章 版图设计4.1版图设计的流程4.1.1参照所设计的电路图

18、的宽长比，画出各MOS管NMOS晶体管的版图和结构：PMOS晶体管的版图和结构： MOS管的并联，共用源极或漏极：举例w=40u,l=2u,由两个PMOS管并联，所以每个管子的w=20u,l=2u,版图如下：M31和M32是差分对，采用叉指型画法，大大节省了版图面积，并在器件两端加上虚拟器件，对差分管起保护作用。如下图所示：4.1.2 布局根据图，基本布局为第一排和第三排为PMOS，第二排和第四排为NMOS。4.1.3画保护环PMOS管保护环如下：4.1.4画电容根据公式C = A×Cox = WL×ox o /Tox进行计算,设置电容参数，画出所对应的面积。版图如下：然后

19、按照电路图连接到版图中相应位置4.1.5画压焊点焊盘的具体图层尺寸：Metal1：100×100；Metal2；100×100；Overglass：90×90；Via：94×94；Pad Comment：100×100。其中，Metal1、 Metal2 、Pad Comment三者重合。注意，焊盘与焊盘之间的间距最少为75um。应尽量大一些。版图如下：六个压焊点的摆放，考虑到减小VDD和GND的相互影响，分别放在两个角上，所以上面三个依次为OUTP,OUTN,VDD,下面三个依次为GND，INN，INP。4.2 整个版图整个版图如下版图说明：

20、（1）版图面积：550um×540um（2）MOS器件布局：第一排PMOS：M35,M31,M32,M2,M27,M271,M107,M108第二排NMOS：M33,M34,M6,M3,M78,M61,M212,M71,M73，M58,M56,M57,M53第三排PMOS：M205,M203,M204,M206,M51,M52,M54,M56,M72,M105,M10,M101,M102,M11第四排NMOS：M14,M201,M202,M15,M207,M208,M211,M209,M210,M109,M110,M103,M104（3）压焊点：上面三个依次接：OUTP,OUTN,V

21、DD下面三个依次接：GND，INN，INP第五章 T-Spice仿真5.1提取T-Spice文件* Circuit Extracted by Tanner Research's L-Edit Version 10.00 / Extract Version 10.00 ;* TDB File: D:tuLayout1.tdb* Cell: Cell0Version 1.218* Extract Definition File: C:TannerLEdit100SamplesSPRexample1lights.ext* Extract Date and Time: 10/09/2010 -

22、 16:30.include c:tannertspice81modelsml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRI

23、NGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* &l

24、t;Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = VDD (288.5,178.5)* 4 = OUTN (117,178)* 21 = INP (269,-259.5)* 22 = INN (100.5,-254)* 31 = OUTP (-106.5,180.5)* 32 = GND (-81,-245)C1 VDD GND C=250f $ (279.5 139 379.5 239)C2 OUTN GND C=250f $

25、 (99.5 139 199.5 239)C3 OUTP GND C=250f $ (-115.5 143.5 -15.5 243.5)M108 VDD 10 28 VDD PMOS L=30u W=3u $ (312.5 92 322.5 105)M107 VDD 10 6 VDD PMOS L=30u W=3u $ (291.5 92 301.5 105)M271 11 11 10 VDD PMOS L=90u W=3u $ (230.5 82 280.5 105)M27 16 16 12 VDD PMOS L=30u W=3u $ (201.5 92 211.5 105)M32-4 2

26、18 OUTP VDD PMOS L=2u W=20u $ (110.5 84 112.5 104)M32-3 OUTP 18 2 VDD PMOS L=2u W=20u $ (100.5 84 102.5 104)MM2 OUTN OUTN OUTN VDD PMOS L=2u W=20u $ (130.5 84 132.5 104)M2 VDD 3 3 VDD PMOS L=58u W=8u $ (156.5 84 188.5 105)M31-4 OUTN 5 2 VDD PMOS L=2u W=20u $ (120.5 84 122.5 104)M31-3 2 5 OUTN VDD PM

27、OS L=2u W=20u $ (90.5 84 92.5 104)M32-2 2 18 OUTP VDD PMOS L=2u W=20u $ (70.5 84 72.5 104)M32-1 OUTP 18 2 VDD PMOS L=2u W=20u $ (60.5 84 62.5 104)M31-1 2 5 OUTN VDD PMOS L=2u W=20u $ (50.5 84 52.5 104)M35-2 VDD 3 2 VDD PMOS L=8u W=27.5u $ (6 77 14 104.5)M35-1 2 3 VDD VDD PMOS L=8u W=27.5u $ (-10 77

28、-2 104.5)MM1 OUTN OUTN OUTN VDD PMOS L=2u W=20u $ (40.5 84 42.5 104)M31-2 OUTN 5 2 VDD PMOS L=2u W=20u $ (80.5 84 82.5 104)C_U0/C1 OUTN 5 C=1.p $ (-65 44 -39 70)M57 GND 8 23 GND NMOS L=20u W=3u $ (298.5 -16 308.5 -8)M53 GND 26 26 GND NMOS L=11u W=3u $ (329.5 -17 340.5 -14)M101 7 INP 20 VDD PMOS L=2u

29、 W=5u $ (235 -70.5 237 -65.5)M102 19 INN 7 VDD PMOS L=2u W=5u $ (243 -70.5 245 -65.5)M10 20 20 20 VDD PMOS L=2u W=5u $ (227 -70.5 229 -65.5)M105 7 3 VDD VDD PMOS L=6u W=12u $ (197 -80 203 -65)M11 19 19 19 VDD PMOS L=2u W=5u $ (251 -70.5 253 -65.5)M56 17 8 GND GND NMOS L=30u W=3u $ (271.5 -16 281.5 -

30、3)M58 GND 8 8 GND NMOS L=30u W=3u $ (258.5 -16 268.5 -3)M73 8 13 13 GND NMOS L=30u W=3u $ (231.5 -16 241.5 -3)M71 9 VDD VDD GND NMOS L=30u W=3u $ (204 -16 214 -3)M54 15 23 17 VDD PMOS L=2u W=5u $ (112 -72 114 -67)M55 VDD 23 23 VDD PMOS L=30u W=3u $ (136.5 -78 146.5 -65)M72 9 13 13 VDD PMOS L=30u W=3

31、u $ (165.5 -78.5 175.5 -65.5)M3 12 3 3 GND NMOS L=30u W=3u $ (87 -16 97 -3)M78 10 VDD VDD GND NMOS L=15u W=3u $ (119 -17 134 -14)M61 14 11 11 GND NMOS L=2u W=3u $ (159.5 -17 161.5 -14)M212 14 14 GND GND NMOS L=30u W=3u $ (181 -16 191 -3)M206 5 23 30 VDD PMOS L=2u W=6u $ (22 -74.5 24 -68.5)M205 27 23

32、 18 VDD PMOS L=2u W=6u $ (-5 -74.5 -3 -68.5)M52 VDD 17 26 VDD PMOS L=20u W=3u $ (83.5 -79.5 93.5 -71.5)M51 VDD 17 15 VDD PMOS L=50u W=3u $ (43.5 -80.5 73.5 -67.5)M204 30 17 VDD VDD PMOS L=2u W=6u $ (13 -74.5 15 -68.5)M203 VDD 17 27 VDD PMOS L=2u W=6u $ (4 -74.5 6 -68.5)M6 16 16 GND GND NMOS L=75u W=

33、3u $ (34.5 -16 69.5 7)M34 OUTP 16 GND GND NMOS L=10u W=10u $ (4.5 -18 14.5 -8)M33 GND 16 OUTN GND NMOS L=10u W=10u $ (-11.5 -18 -1.5 -8)C_U3/C1 18 OUTP C=1.p $ (-64 -6.5 -38 19.5)C_U2/C1 OUTN 28 C=5.p $ (322 -105 379.5 -47.5)M104 19 19 GND GND NMOS L=2u W=10u $ (268.5 -157 270.5 -147)M110-2 GND 19 2

34、8 GND NMOS L=5u W=12.5u $ (231 -159 236 -146.5)M110-1 28 19 GND GND NMOS L=5u W=12.5u $ (220 -159 225 -146.5)M103 GND 20 20 GND NMOS L=2u W=10u $ (260.5 -157 262.5 -147)M109-2 GND 20 6 GND NMOS L=5u W=12.5u $ (209 -159 214 -146.5)M109-1 6 20 GND GND NMOS L=5u W=12.5u $ (198 -159 203 -146.5)M211 GND

35、14 29 GND NMOS L=5u W=7u $ (135 -158.5 140 -151.5)M210 24 16 GND GND NMOS L=2u W=5u $ (172 -160 174 -155)M209 GND 16 25 GND NMOS L=2u W=5u $ (164 -160 166 -155)M208 24 26 5 GND NMOS L=2u W=4u $ (111 -158 113 -154)M207 25 26 18 GND NMOS L=2u W=4u $ (86 -158 88 -154)M201 29 28 27 GND NMOS L=8u W=8u $

36、(3 -160 23 -152)M202 30 6 29 GND NMOS L=8u W=8u $ (31 -160 51 -152)M14 27 27 27 GND NMOS L=2u W=8u $ (-6.5 -160 -4.5 -152)M15 30 30 30 GND NMOS L=2u W=8u $ (58.5 -160 60.5 -152)C_U1/C1 6 OUTP C=5.p $ (-104.5 -117 -47 -59.5)C4 INP GND C=250f $ (261 -293.5 361 -193.5)C5 INN GND C=250f $ (87 -293 187 -

37、193)C6 GND GND C=250f $ (-89.5 -284 10.5 -184)* Total Nodes: 32* Total Elements: 69* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 00.005 sec * Total Extract Elapsed Time: 00.930 sec (0.930 sec) .END5.2用T-Spice仿真（1）共模输入电压为3.2v时的仿真波形如下：.include c:t

38、annertspice81modelsml2_125.mdvvdd VDD GND 5.0v1 INP GND dc 3.2 AC 1.0 0.0v2 INN GND dc 3.2c7 OUTP GND C=20PFc8 OUTN GND C=20PF.ac dec 10 1 100Meg.print ac vdb(OUTP) vp(OUTP)（2）共模输入电压为1.8v时的仿真波形如下：.include c:tannertspice81modelsml2_125.mdvvdd VDD GND 5.0v1 INP GND dc 1.8 AC 1.0 0.0v2 INN GND dc 1.8c7

39、 OUTP GND C=20PFc8 OUTN GND C=20PF.ac dec 10 1 100Meg.print ac vdb(OUTP) vp(OUTP)5.3仿真结果分析由于画图过程中有部分金属一和金属二的重叠，会产生寄生电容，还有部分栅的连接，都会引起误差。共模输入电压为1.8v和3.2v时的仿真结果增益都大于95dB，且相位裕度为81°，也满足要求的60°。所以结果完全满足设计要求。第六章 总 结本文从集成电路出发，首先论述了运算放大器的基本原理、常见结构及其各种性能参数，以此为基础，我们对高性能运算放大器的设计技巧和其偏置电路的设计进行了分析，并根据设计指标用ORCAD画图仿真设计出满足要求的每个管子的宽长比，设计出三级运算跨导放大器。然后介绍了版图的相关知识，根据所设计的宽长比进行版图设计，然后提取T-Spice文件，进行仿