三维集成电路概述

1、第 1 章三维集成电路概述集成电路由一层半导体器件和多层互连线组成。早期提高性能和扩展功能的重点都集中在晶体管层面 ,即通过减小特征尺寸(Cr i ti calD i mensi on ) 实现更高的速度、更低的功耗 ,以及更高的集成度。从年Gor don提出摩尔定律(1 路的集成度以每1965Moor eMoor esL a w ) , 即集成电个月翻一番的速度提高, 目前复杂微处理器已经集成了超过亿个晶1810体管 。 摩尔定律的发展是依赖光刻技术的不断进步和器件的特征尺寸不断减小而实现的,即制造更小 尺寸的金属氧化物半导体场效应晶体管(Met al - Oxi deS e mi con

2、duct orF i el d-数量,减小的功耗 ,提Ef f ectT ransi st ors , MO SF ET ) , 提高单位面积的 MO SF E TMO SFE T高工作速度 。 除了光刻技术的进步, 集成电路特征尺寸的不断减小还依赖于新的制造工艺及新材料的不断引入, 如图所示 , 从而维持了集成电路的集成度遵循着摩尔定律在不断发展 。1- 1图集成电路发展不同技术节点引入的新材料和新工艺1- 1从集成电路的发展历史来看, 每进入一个新的技术节点,集成电路的集成度和性能都会提高- 6 美元 , 这一规律在技术50 % 60 % , 而目前每个晶体管的成本已经下降到了1090n

3、m节点以前尤其明显。 然而 , 随着集成电路技术的不断发展, 到以后每一个技术节点却只能将集成电路的性能提高左右 , 而相对于45 n m亿美元的投资 , 技以后晶圆厂近20 %45n m50术进步所带来的集成电路性价比的提高已经越来越小。导致这一趋势的主要原因包括以下几个方面 : 首先 , 依靠光刻技术不断进步的技术难度越来越大、成本越来越高, 最终会导致通过减小特征尺寸提高性能的经济性不复存在, 失去集成电路发展的源动力;其次 , 即使光2三维集成技术刻技术能够不断进步, 由于其他工艺水平、材料性质和物理规律的限制, 基于目前场效应原理工作的有可能在特征尺寸小于一定极限以后不再有效, 使集

4、成电路的发展停MOSFET的特征尺寸越来越小, 由于功耗的限制 ,器件时钟频率也会趋于稳滞; 第三,即使MO SFE T定 , 性能难以持续提高 。 实际上 , 目前以处理器为代表的集成电路已经出现了时钟频率基本停滞的情况 。1 .1集成电路发展的瓶颈早期的集成电路采用金属铝作为导电互连材料。随着特征尺寸的减小, 铝在电阻率、电迁移 、可靠性和制造技术等方面的问题, 使其很难满足互连线宽不断减小的要求。年推出铜互连技术 ,并 于年推出世界上第一个采用铜互连的微处理器1997I B MC1998Po werP750 , 将处理器的速度提高33 % 。 铜的电阻率比铝约低40 % , 同时抗电迁移

5、能力更强、更适合线宽减小的需求, 通过研发的铜大马士革(I B MDa mascene ) 电镀技术 、扩散阻挡层和钨塞技术 , 解决了铜难以刻蚀和扩散等问题, 使互连技术持续支持摩尔定律的发展。铜的性能优势和制造技术的解决, 使铜在年基本取代了铝, 成为技术节点以后互连的唯一选择。2004130n m年首次推出铜互连技铜互连的复杂程度随着技术节点的进步而不断提高。术时 , 实现了1997I B M层。 按照多层层铜互连 。 如今 , 复杂芯片的铜互连已经增加到层甚至6, 可以将互连分为连接晶体管的钨钉层1215铜互连的传输距离、中间层局域(局部 ) 互连 , 以及顶部的多层全局互连,如 图所

6、示。根据国际半导体技术发展蓝图(1- 22I nt er nat i o nalTec hnol ogyRoad map ofSe mi conduct or ,I T RS ) 的数据, 去除全局互连后, 局域互连的密度从年节 点 的2增 加 到年节 点 的2200765n m1439 m m/ c m201332 n m3125 m m/ c m , 到2015年时将达到2, 导致集成电路的设计、制造 、性22n m4545 mm/ c m 。 互连数量迅速增加能和可靠性都受到严重的影响。例如长度和延时的增加使电路同步工作异常困难, 加之高频串扰增加, 互连密度剧增, 交叉干扰等因素的影响

7、,造成了目前高集成度电路版图级设计的主要工作不是如何满足功能和性能的要求, 而是如何排布这些互连线以避免相互交叉和干扰 , 导致设计过于复杂。这些问题的出现, 使互连危机(集成电路发展的重要瓶颈 3 I nt er connecti onC ri si s ) 成为限制。图多层铜互连剖面示意图和照片1- 2SE M第章三维集成电路概述31互连延迟与数据传输带宽随着集成电路特征尺寸的减小, 晶体管的速度不断提高, 延迟不断下降, 功耗不断减小,但是作为集成电路重要组成的铜互连的延迟、噪声和功耗却不断增加。引起互连问题的主要原因是局域互连特征尺寸的不断减小和全局互连长度的不断增加。在局域互连中,随

8、着特征尺寸的减小以及铜与扩散阻挡层相对面积比的下降,铜互连的截面积迅速减小, 导致互连的电阻上升, 同时功率密度的增加引起互连线温度增加, 这些都导致互连的阻抗增加。更重要的是, 特征尺寸的减小使铜互连中电子在铜晶粒界面和材料界面的电子散射( 晶格散射 )作用增强 ,引起铜电阻率的增加,如图所示 。 由于晶格和界面散射成为电阻率的主要因素, 导致了更大的电阻电容(RC1- 3的数据 , 局域)铜互连的有效电阻率从年的增加到延迟 。根据 I TRS20073 .51c m2013年的c m ,增加幅度达到65n m32n m4 .8338 % , 而 1 mm局域互连的延迟从增加到4555s 。

9、890 sp随着集成电路复杂度和晶体管数量的不断增加p, 导致全局互,芯片的面积也在不断增加连的长度也随之增加, 使全局互连延迟受互连长度的影响更为严重。互连延迟可以近似表示为互连电阻、电容和互连长度的关系td2( -)= 0.35RCL1式中 ,t d 是互连的延迟; R C和 L、电容和长度。1分别是互连的电阻、, 因此全局互连的延迟随着长度的增加而迅速增加。由于延迟与互连的长度成平方关系随着特征尺寸的减小, 互连的电容减小极为缓慢, 而不考虑边界效应, 技术节点每进步一代,仅由于尺寸减小而导致电阻至少增大一倍, 因此互连延迟随着特征尺寸的减小反而不断增大。 对于局域互连,因为模块的减小导

10、致内部局域互连长度缩短,在一定程度上抵消甚至超越了 RC 延迟 。从工艺代开始 , 互连线延迟的增加量就超过了器件缩小所提升的性180n m能 , 片上互连已经开始决定了集成电路的性能4 , 特。当互连长度和密度增加到一定程度时征尺寸减 小所带来的速度的增加被互连RC延迟所抵消,如图所示。标准在工艺节点时,全局互连线的延时为1- 4CMOS20 ps ;到 32 n m1m1 m m1ps , 而相应的晶体管的延时为节点时 , 即使使用铜互连和超低介质材料 ,全局互连线的延时也增加到1129ps , 而相应晶体管的延迟却只有1 mm1ps 。 因此由于全局互连长度的不断增加, 引起互连本身的R

11、C 延迟增大 , 影响了芯片速度。图铜的电阻率随特征尺寸变化的关系图门延迟及互连延迟随工艺节点的变化1- 31- 44三维集成技术目前解决互连延迟的方法是在长互连中加入缓冲器( 中继器 ) , 将长互连分为两段, 可以将互连的延迟减小一半。 缓冲器引入的延迟较小, 但是却消耗更多的功耗,并且所需缓冲器的数量随着特征尺寸的减小成指数关系上升,使缓冲器无法从根本上解决互连所带来的问题。 互连的延迟是未来集成电路发展的主要瓶颈和挑战, 需要超低介电常数介质层材料、工艺、设备等方面都取得突破性的进展, 才有可能实现与目前结构类似的多层金属互连。然而 , 目前尚未发现有合适的超低介电常数材料能满足制造工

12、艺、可靠性 、电学和热力学性能方面的要求 ,预测的超低介电常数应用时间也因此推迟, 以至于年甚ITRS2008Se mat ech至预言 , 通过材料选择解决互连延迟问题的大门已经关闭5 。由于平面子系统间的互连距离过长, 目前通用处理器的速度很大程度上受限于存储器的带宽 , 处理器内核不得不停下来等待内存数据, 因此存储器与处理器之间的数据传输带宽已经成为执行大数据量任务时主要的性能影响因素。目前的解决方法是增加处理器芯片上高速缓存 (Cache ) 的数量 , 但是目前高速缓存的面积已经占处理器总面积的以上 ,极大50 %地增加了处理器的成本。随着移动通信技术的不断发展, 嵌入式闪存和的需

13、要都高达D RAM以上 , 而目前嵌入式存储器与逻辑单元之间仍旧为传统的体系结构, 影响了整个128 M, 占用的芯片面积显著地增加芯片的成本。即使如系统的性能, 并且随着大容量内存的集成此 , 目前所采用的架构仍旧不能满足处理器对数据传输速率的要求, 必须采用更高传输带宽的结构 , 才能最大限度地发挥处理器的性能。功耗功耗是限制集成电路继续以摩尔定律持续发展的另一关键因素。动态功耗 P可以近似地表示为P = C V 2f(1-2)其中 , 为有效系数 (V 为驱动电压; f;C为工作频率为开关电容, 如栅电容和互连电容Acti vi t y Fact or ) ;。互连延迟的增加一方面严重影

14、响了芯片的速度和性能,而另一方面,由于金属互连的动态功耗与阻抗以及负载电容成正比, 因此互连的功耗随着特征尺寸的减小而迅速增加。同时 , 互连的总长度以更快的速度增加, 进一步加剧了互连功耗的问题。和I B M的研究表明,在节点时 , 主流高性能微处理器的动态功耗中, 有I nt el是由互连线引起的6 130n m被只占总数的全局互连所消耗51 %,而互连功耗中的10 %。如果互连技术没有根本性的改变 , 到90 %技术节点时, 互连所消耗的功耗将惊人地达到整个微处理器功耗的80 % 。目前32 n m、中继器等功能需要的一系列电路模块为了减小全局互连延迟而引入的重定时, 也会占用相当大的芯

15、片面积和功耗。因此,减小互连功耗已经成为降低芯片整体功耗的重要手段。芯片功耗的增加直接导致应用功耗的增加。随着互联网和数据技术的发展, 大型数据中心越来越多,而每个数据中心所消耗的电量都是惊人的。例如对于一台刀片式服务器, 其功耗约为的功率进行冷却, 即每台服务器需要的功耗 。一250 W , 但同时需要 250 W, 整个功耗达到500 W个中等规模的数据中心包括约万台服务器715 MW。因此 , 随着芯片复杂度和晶体管数量的不断增加, 金属互连的长度和复杂度以更快的速度增加 , 加剧了互连延迟和功耗的问题9 ,10 , 增加互连层数, 增加介质厚。尽管采用中继器度和线宽 , 使用超低介电材

16、料等方法可以改善延迟, 但是包括局域互连和全局互连在内的互第章 三维集成电路概述51连问题已经取代晶体管成为决定集成电路性能的主要因素, 也成为限制未来集成电路发展的真正的瓶颈, 甚至导致摩尔定律最终也将因为互连问题而不再有效11 互连 瓶,。为了减小颈对集成电路发展的束缚需要在局域互连领域不断改善铜的电阻率并探索超低介 质材料及其集成问题; 需要在全局互连领域寻找降低互连长度, 提高互连带宽 ,减小互连延迟的有效方法。这些方法一方面可能减少或者缓解随着特征尺寸不断减小而造成的局域互连和全局互连的延迟问题, 另一方面可能通过新的互连架构实现多功能So C的集 成问题 。异质芯片的集成1.1.3

17、So C集成电路特别是技术发展的典型特点是器件的特征尺寸和集成度按照摩尔定律持续地等比例缩小CMOS(, 这一继续延伸摩尔定律oore ) 的发展方向使特征尺寸不断向Mor eM着、和节点发展 , 延伸摩尔定律仍是目前半导体产业的主流, 如图1- 5所45n m 32 n m22 n m示2。随着技术难度 、投资额度的不断增大,以及功耗和量子效应等物理定律决定的发展极限的迫近 , 近年来出现了超越摩尔定律(构和新功能的引入, 实现芯片的更多功能Mor e t hanM oor e ) 的发展概念 , 即通过新材料、新结,并尝试继续缩小特征尺寸。在图所示微电子学的个主要发展方向中, 通过芯片系统

18、技术(1- 5,So C ) 集成多功能模块来3S st e m- on-a- Chip提高芯片的综合信息处理能力, 增加功能 ,y、提高性能并降低成本。这些模块可能包括逻辑存储器 、通信 、传感与执行、光电等数字和模拟电路或其中一部分, 如图1-6所示。RFME MS, 在提高系统性能, 增加功能的同时包含的功能复杂多样, 也大大地增加了系统的SoC复杂性 。图微电子学和半导体技术发展的主要方向和趋势1-5概念的提出是基于单芯片的结构, 即所有的功能制造在一个芯片上, 如图SoC发展中最大的困难是不同的功能模块需要采用1- 7 (a ) 所示。然而 ,So C不同的制造工艺, 例如标准工艺等

19、 。 例如对于无线通信系统 ,、,以及 ME MSRFC MOS Si Ge Bi C MO S Bi pol ar Ga As6三维集成技术采用工艺的制造成本比普通至少高出8 。即便如此, 基于 CMOS的RF-CMOSC MOS15 %模块的功能仍旧不能满足需求, 很难在普通硅片上通过减小线宽来提高性能和降低RF, 许多模拟晶体管和无源器件必须保证一成本 。 另外无论采用什么样特征尺寸的工艺技术定的尺寸以满足需要的性能。除了不同功能模块的制造工艺无法兼容和相互取代以外, 很多功能模块甚至连衬底材料都不相同。例如为了降低衬底的寄生效应和损耗, 高频器件必须采用特殊的衬底、工艺和材料才能实现要

20、求的性能; 而在系统中 ,器件结构的多样性直接导致材料和工艺的多样性, 难以与真正兼容MEMS。 因此 , 二维平面结构的在实现过程中遇到制造方面的巨大挑战CMOS世纪So C, 使的概念在年代兴起后只维持了余年的热度 ,从世纪开始衰退SoC209010。21图广义的构成1- 6SoC图1- 7与结构示意图S o CSi P为了解决在制造上 的困难,保留多功能的优点,系统封装(st e mi naP ack a e ,So CS世纪初开始迅速发展起来。如图yg是在一个封装内集成多Si P ) 的概念在 211- 7 (b ) 所示 , Si P大大降低了个功能芯片 ,芯片之 间通过衬底的引线键

21、合进行连接。因为分芯片制造,的制造难度 , 在获得多功能和部分性能的同时Si P, 降低了制造成本并且缩短了产品进入市So C年在世界范围内得到重视。然而 ,采用二维平面结构的的模块场的时间 , 因此最近10性能的决定性因素。Si P间互连很长 、集成密度较低 , 成为限制Si P1 .2 三维集成电路互连成为集成电路发展的瓶颈, 是金属互连和片上集成目标的本质决定的。解决互连延迟 ( 特别是全局互连) 对性能的影响最终只能通过降低互连长度的途径来实现。近年来 ,三维集成技术(I nt er at i o n ) 的发展为解决这些瓶颈提供了一个可能的T hree- Di mensi onalg

22、技术方案。第章三维集成电路概述71广义上 , 三维集成是指将电路功能模块分布在不同的芯片上( 可以是不同功能、不同工艺的芯片 ) , 将这些芯片通过(低温 )键合形成三维堆叠结构; 狭义上 , 三维集成除了需要多层芯片构成三维堆叠结构外, 还利用穿透衬底的三维垂直互连 (T hr ou gh- Si l i con- Vi a , TS V ) 实现不同芯片层的器件之间的电学连接, 共同完成一个或多个功能 。 狭义三维集成的基本特征包括多层芯片在垂直方向的堆叠集成, 以及相邻层之间通过实现电学连接 , 如图所示 。 三维集成的广T SV1- 8多层芯片之间义定义和狭义定义最大的区别在于的连接方

23、式, 同时也将其划分为封装领域还是集成电路制造领域。广义三维集成多属于封装领域的图典型三维集成电路的结构示意图技术 , 而狭义三维集成属于集成电路制造领域的技1- 8术。 本书主要介绍狭义的三维集成技术。三维集成的优点三维集成技术最本质的优点是:能够大幅度地降低全局互连长度;提高数据传输带宽 ;减小芯片面积,提高集成度;实现异质芯片集成1 2 ,13 。 借助这些优点使三维集成可以提高集成电路的性能, 降低功耗 , 减小重量和体积。 例如三维集成能够使系统性能提高以上 14 倍,体积和重量降低150 %, 芯片的集成度与普通封装形式相比可以提高510倍 ; 而与多模块芯片封装(MC M ) 相

24、比 , 体积和重量降低倍1540505 6。 三维集成具有普通二维平面结构无可比拟的优点, 是集成电路进一步发展和实现SoC的新方法 , 为系统集成提供了崭新的思路。预测三维集成技术是避开互连延迟问题使集成电路继续保I TRS, 将成为集成电路和发展的主要方向 。持摩尔定律向前发展的重要解决方案SoC大幅度减小全局互连长度、延时和功耗1 ., 减小互连延迟, 提高系统的集成度三维集成可以大幅度缩短互连长度12 硅片的厚度可以降低到只有的长度 ( 通常约。由于每层20 10030 100 m ) 比片上全m , 因此 TS V局互连的长度(1 mm 1 c m ) 大 幅 度 降 低 了个数量级

25、。如图所 示 ,以处理器为2 31- 9例 , 如果将处理器的高速缓存分割出来成为独立的一层芯片再与逻辑部分三维集成, 可以使全局互连的平均长度由芯片尺寸的几毫米甚至1/2 (通常的高度 ( 几十微米甚至几微米1c m ) , 缩短到 TSV) 。图三维集成有效地缩短全局互连线的长度1- 9互连长度大幅度降低所带来的优点包括: 更小的互连延迟、更快的速度、更低的寄生效、。根据互连延迟和功耗与长度的应和噪声 更小的功耗更高的芯片利用率和更大的集成度关系 , 全局互连长度的减小可以大幅度地降低延迟和功耗。因而进行三维集成之后, 一个直观的结果就是电路中最长互连线的长度将缩短。进一步通过建模分析表明

26、, 进行三维集成之后 , 长互连线的数量减少, 而短互连线的数量有所增加13 即通过三维集成,使一部分互, 互连线长度的缩短引起互连延迟的减小,连线变成了短互连线。8三维集成技术在速度方面 ,的等在年的I EEE II TC和MI TMei ndl2001IEDM究成果表明 , 对于 n 层的三维集成, 其功耗可以降低到平面电路的n 1 / 2高到 n 3/ 228 % ; 五层堆叠时。 采用两层堆叠时 , 全部互连长度将缩短约短, 即使处理器的运行速度接近20 G Hz , 在面积为51 % 。 以处理器为例光通信技术进行数据传输也需要好几个时钟周期。 受 RC 延迟的限制国际会议上发表的研

27、, 而工作频率可以提, 全部互连长度将缩2 的芯片上采用1c m, 无论中继器数目是否经过优化还是根本就不使用中继器, 一个时钟周期内芯片的通信范围只能覆盖整个芯片的一小部分。当采用三维集成时, 由于互连间距足够小, 一个时钟周期内能够访问晶体管的数量大幅度地增加, 从而使系统性能得到大幅度地提升。研究表明 ,三维集成可以通过缩短约的互连长度 , 使性能提高I nt el的中继器和约的时钟线25 %15 % , 通过减少约 50 %50 %使功耗降低15%。从功耗方面看, 三维集成将成为推动集成电路发展的有力工具。以处理器为例,公司估计 , 采用该公司的? 三维集成Tezzar on以上 。F

28、aSt ackD R AM , 可以将大型数据中心所消耗的电量减少的研究表明 ,通过三维集成降低动态功耗, 在给定功耗的情况40 %I B M所示16的研究表下 , 处理器的性能基本以集成层数的开平方关系递增,如图1- 10明 , 三维集成可以将处理器的工作频率和性能分别提高。GI T和而同时功耗下降47.9% 47%,20 %17甚至提出三维集成将像取代双极型器件一样,。在这些研究的基础上,IBMC MOS大幅度地降低集成电路功耗, 为集成电路功耗瓶颈提供有效的解决方案, 如图所示18 ,191-11。图三维集成处理器性能与功耗的关系1- 10图三维集成为低功耗芯片提供发展机遇1-11第1章

29、三维集成电路概述9高带宽的新架构体系2 .个数量级以上 ,以利用高密度的T SV , 三维集成能够将模块间数据传输的带宽提高2此大幅度地提高系统速度, 这对于高性能处理器的发展是极为重要的。传统的引线键合式封装 , 能够为每个芯片提供几十到几百根引线, 倒装芯片的模式则可以提供几百甚至上千个外部互连 ,而三维集成能够提供密度高达1056- 2的作为芯片间的互连。当然 , 10 c mT SV通信系统或传感三维集成能够提供的传输带宽是根据不同的应用而决定的。例如对于R F器 , 每个芯片通常只需要数量不多的几个T SV ; 而对于处理器和存储器、阵列式传感器等三维集成可能需要几万甚至上百万的TS

30、V ;其他应用比如信号传输、电源调节和稳定等功能需要的密度介于以上二者之间。TSV, 片外存储器与处理器之间较低的数据传输率是限制处理器性能发展在微处理器领域的主要问题。 因此 , 高性能的处理器都集成有多级片上缓存(如、和) ,连接片外动态存储器 ( 主存储器 ) , 它们与处理器的响应时间分别为L0 L1L 24、 、和个时钟周期。由于功耗 、成本和技术的限制,1560250。已经很难通过继续缩小晶体管的尺寸来提高处理器的时钟频率实际上 ,从年开始处理器的频率已经进入一个平台期, 目前微处理器的发展趋势已由2004。为了提高性能,多核处理器的每一个内核单纯追求主频速度的提高而向多核的方向发

31、展都需要大量的数据进行并行运算和处理。 同时核数的增加需要大量的逻辑与高速缓存之间的数据带宽和大量的I / O接口 , 而由于成本的限制, 处理器内部集成的高速缓存容量有限,位或者位 , 即数据通信可并且连接逻辑单元和存储单元之间的数据总线宽度通常为以在同一时间实现位或者3264, 需要占用更大32位并行 。 如果进一步增加数据通信的带宽64由于封装引脚和整体功耗的限制,处理器与外部存的面积 , 大幅度地增加制造成本。同时,储器之间的带宽也是有限的,这已经成为发展的瓶颈之一20核处理器成为数据饥饿型处理器CP U。上述因素最终导致多 逻辑单元不断等待数据交换。为了提高高速缓存的数量和数据传输带

32、宽, 只能依靠基于T SV的三维集成系统的架构 , 使多个处理器核共享一个大容量的缓存甚至动态存储器,实现多核共享大容量高速缓存和主存储器的架构。 从制造角度看L2, 这种三维结构允许处理器的逻辑电路和高速缓存分别制造 ,可以大大降低成本。高密度的长度远小于平面的二维互连, 因此能够大幅度地提高逻辑单元T S V由于不同层之间的与存储单元之间的数据传输速度。对于三维集成,只占用很小的面积,的密度可以达到惊人的每平方厘米上万个, 而这些可T SVT SVTSV以并行进行数据传输, 从而可以大幅度地提高逻辑单元与存储单元之间的通信带宽,提高处理器的性能 。广义3 .SoC, 使实现多功能的广义系统成为可能。由于不同功能的三维集成的异质集成能力So C集成电路必须采用不同的工艺制造, 因此平面架构的难以真正集成多个功能模块。采So C用三维集成,