位超前进位加法器

1、12位流水线加法器的设计1. 实验目的用verilog实现12位流水线加法器2. 实验原理12位加法器是将3个4位加法器串行连接而形成的。如果每个4位加法器都有100ns的吞吐延迟，那么该结构的最大延迟时间将是300ns。在同步电路中，这种结构是为了使所有的操作都在同一时钟周期内进行。本文采用另一种流水线结构可以通过把该处理过程分配到多个时钟周期上，以更高的吞吐速率进行操作。速度和物理资源的折中保证了这种方法是可行的。这种流水线结构包含一个数据输入寄存器IR，输出寄存器OR和之间的传播寄存器PR1和PR2.这种结构对数据进行序列化，因此在一个给定的时钟周期内，进位只能在1/3个数据路径中传播。

2、输入数据通路接口以同步方式给运算单元提供完整的输入字，但是此时仅仅形成了低4位数据字节的和。然后将那个“和”与其左面的数据一起存入20位内部寄存器PR1中。在下一个时钟周期内，形成中4位数据字节的和，并且将其与低4位字节和，这一周期的进位一起存入PR2中。在第三个时钟周期内，形成高4位数据字节的和，并将低、中4位数据字节的和输出进位一并存入12位输出寄存器OR。利用这种内部寄存器，该流水线单元可以近似工作在原价发起频率的三倍平频率上。在最初的延迟周期后，每隔100ns就会在单元的输出端出现一个新的和。12位加法器流水线结构：3. Verilog代码源代码：module add12(a,b,c_

3、in,c_out,sum,clock); input 11:0 a,b; input c_in,clock; output 11:0 sum; output c_out; reg 24:0 IR; reg 20:0 PR1; reg 16:0 PR2; reg 12:0 OR; wire 3:0 A,C,E; wire B,D,F; assign c_out,sum=OR; add4 wh1(A,B,IR4:1,IR8:5,IR0); add4 wh2(C,D,PR18:5,PR112:9,PR14); add4 wh3(E,F,PR212:9,PR216:13,PR28); always(p

4、osedge clock) begin IR0=c_in; IR4:1=a3:0; IR8:5=b3:0; IR12:9=a7:4; IR16:13=b7:4; IR20:17=a11:8; IR24:21=b11:8; PR13:0=A; PR14=B; PR18:5=IR12:9; PR112:9=IR16:13; PR116:13=IR20:17; PR120:17=IR24:21; PR27:4=C; PR28=D; PR23:0=PR13:0; PR212:9=PR116:13; PR216:13=PR120:17; OR11:8=E; OR12=F; OR7:0=PR27:0; e

5、ndEndmodule4位超前进位加法器模块：module add4(sum,c_out,a,b,c_in);output 3:0 sum; output c_out; input 3:0 a;input 3:0 b;input c_in; wire 3:0 g=a&b;wire 3:0 p=ab;wire c1,c2,c3,c4;assignc1=(p0&c_in)|g0,c2=(p1&p0&c_in)|(p1&g0)|g1,c3=g2|(p2&g1)|(p2&p1&g0)|(p3&p2&p1&p0&c_in),c4=g3|(p3&g2)|(p3&p2&g1)|(p3&p2&p1&g0)|(

6、p3&p2&p1&p0&c_in); assignsum0=p0c_in, sum1=p1c1, sum2=p2c2, sum3=p3c3;assign c_out=c4; endmodule测试代码：module add12_test; reg 11:0 a,b; reg c_in,clock; wire c_out; wire 11:0 sum; add12 k(a,b,c_in,c_out,sum,clock); initial begin clock=0; a=12h123;b=12h321;c_in=0; #100 a=12h111;b=12h222; #100 a=12h189;b=12h739; #100 a=12h458;b=12hc52; end always begin #50 clock=clock;endendmodule4. 实验数据仿真图：由仿真图可知，加法器输出结果正确，并在