基于verilog的数字秒表的设计实现

1、精选优质文档-倾情为你奉上HDL语言应用与设计实验报告基于Verilog HDL数字秒表的设计班级： 信科13-01班 姓名： 张谊坤 学号： 教师： 王冠军 基于Verilog HDL数字秒表的设计一、 秒表功能 1. 计时范围：00:00:0059:59:99 2. 显示工作方式：八位数码管显示 3具有暂停和清零的功能 二、实验原理 1实验设计原理 （1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及

2、清零复位。 （2）秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示-。8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。 （3）可定义一个24位二进制的寄存器hour用于存放8个计数器的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端clk，百分之一秒模块为100进制的计数器，当计数到“1001”时，百分之一秒模块清零，同时十分之一秒模块加1；十分

3、之一秒模块也为100进制的计数器，当计数到“1001”时，十分之一秒模块清零，同时秒模块加1；以此类推。直到分模块计数到59进59。秒表计数单位与对应输出信号hour3:0百分之一秒hour7:4十分之一秒hour11:8秒Hour15:12十秒Hour19:16分hour23:20十分（4）为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner0出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器启动，1时计数器暂停，当key-flag为1同时key-inner1为9时，计数器清零。（5

4、）定义18位寄存器count用于存放分频和扫描用的计数值。50MHZ的时钟信号分频，得到100HZ的时钟信号，而计数器以50MHZ的时钟信号218分频扫描8个七段译码器。 2. 实验原理框图秒表设计原理框图50MHZReg1:0分频扫描显示计数100HZ三、实验过程1、秒表总程序：module dapeng(clk_50M,dig,seg,ena,key);input1:0key;input clk_50M;/输入频率为50MHZ的时钟output2:0dig;/数码管位选output7:0seg;/数码管段选output ena;/3-8译码器使能reg2:0dig,count3b;reg7

5、:0seg;reg3:0disp_dat;/定义显示数据寄存器reg18:0count;/定义计数寄存器reg23:0hour;/定义现在时刻寄存器reg clk100;/50MHZ的时钟信号分频，得到100HZ的时钟信号reg key_flag;/启动/暂停的切换标志reg1:0key_inner;assign ena=0;/按键输入缓存always(posedge count16)beginkey_inner<=key;endalways(negedge key_inner0)beginkey_flag=key_flag;end/0.01秒信号产生部分，产生100HZ的时钟信号alw

6、ays(posedge clk_50M)beginif(count=)beginclk100<=clk100;count<=0;endelsecount<=count+1'b1;end/数码管动态扫描显示部分always(posedge count10)begincount3b=count3b+1;case(count3b)3'd7:disp_dat=hour3:0;3'd6:disp_dat=hour7:4;3'd5:disp_dat=4'ha;3'd4:disp_dat=hour11:8;3'd3:disp_dat=

7、hour15:12;3'd2:disp_dat=4'ha;3'd1:disp_dat=hour19:16;3'd0:disp_dat=hour23:20;default:disp_dat=4'bxxxx;endcasedig=count3b;endalways(disp_dat)begincase(disp_dat)4'h0:seg=8'h3f; 4'h1:seg=8'h06; 4'h2:seg=8'h5b; 4'h3:seg=8'h4f; 4'h4:seg=8'h66; 4

8、'h5:seg=8'h6d; 4'h6:seg=8'h7d; 4'h7:seg=8'h07; 4'h8:seg=8'h7f; 4'h9:seg=8'h6f; 4'ha:seg=8'h40; default:seg=8'bxxxxxxxx;endcaseend/计时处理部分always(posedge clk100)/计时处理beginif(!key_inner1&&key_flag=1)/判断是否复位键beginhour=24'h0;endelse if(!key_f

9、lag)beginhour3:0=hour3:0+1;if(hour3:0=4'ha)beginhour3:0=4'h0;hour7:4=hour7:4+1;if(hour7:4=4'ha)beginhour7:4=4'h0;hour11:8=hour11:8+1;if(hour11:8=4'ha)beginhour11:8=4'h0;hour15:12=hour15:12+1;if(hour15:12=4'h6)beginhour15:12=4'h0;hour19:16=hour19:16+1;if(hour19:16=4

10、9;ha)beginhour19:16=4'h0;hour23:20=hour23:20+1;endif(hour23:20=4'h6)hour23:20=4'h0;endendendendendendendmodule2.编译调试编译后结果如下： 编译正确，接下来进行硬件测试。3硬件实现根据如下各表绑定硬件引脚：50MHZ晶振与FPGA管脚配置表信号名称对应FPGA管脚名称功能说明50MHZPin_L150MHZ Clock input八位七段数码管接口与FPGA管脚配置表信号名称FPGA I/O名称核心板接口管脚号功能说明Seg0Pin_M6JP1_287-Seg

11、display “a”Seg1Pin_M5JP1_277-Seg display “b”Seg2Pin_L8JP1_267-Seg display “c”Seg3Pin_J4JP1_257-Seg display “d”Seg4Pin_H6JP1_247-Seg display “e”Seg5Pin_H5JP1_237-Seg display “f”Seg6Pin_H4JP1_227-Seg display “g”Seg7Pin_H3JP1_207-Seg display “dp”SEL0Pin_N6JP1_317-Seg COM port setcleSEL1Pin_N4JP1_30SEL2

12、Pin_N3JP1_29按键开关模块接口与FPGA管脚配置表信号名称FPGA I/O名称核心板接口管脚号功能说明S0Pin_Y18JP2_49S1 SwitchS1Pin_Y19JP2_47S2 SwitchS2Pin_Y20JP2_45S3 SwitchS3Pin_W20JP2_43S4 SwitchS4Pin_Y17JP2_50S5 SwitchS5Pin_V15JP2_48S6 SwitchS6Pin_V14JP2_46S7 SwitchS7Pin_U15JP2_44S8 Switch引脚绑定后如下如图所示：绑定完成后编译，无错误后下载测试：硬件测试结果：数码管显示格式为：00-00-0

13、0，计时进行， Run/stop和Reset功能键由FPGA板子上的开关栏的key0和key1代替,按一下key0键，数码管上的时间停止计时，然后按下key1键，数码管上时间清零复位为00-00-00；接着再按一下key0键，数码管重新开始计时。四、实验感悟 经过这次的实验，让我们对Verilog HDL语言掌握程度加深了，对QuartusII这个软件的使用也相对开始来说更加熟悉，经过实验，对课上的知识有了进一步的熟悉。当然，试验期间也存在许多问题，刚开始写程序时常因Verilog HDL语言的不熟悉，常出现综合错误的问题，有时程序虽然编译没有错误，但下到板子上时，却显示有误，还需要经过多次的调试。总的来说，只要仔细检查、并经常使用该语言后，就会在很大程度上避免诸如语法错误等非逻辑问题。在定义寄存器用于计数功能