常用中规模组合逻辑电路

1、输出；F4、F3、F2、Fl为相加的和数。解 根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和Al输入8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0加上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。其逻辑电路图如上图。可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。具体可将4位二进制数A直接加到并行加法器的A4、A3、A2和A1输入端，4位二进制数B通过异或门加到并行加法器的B4、B3、B2和B1输入端

2、。并将功能选择变量M作为异或门的另一个输入且同时加到并行加法器的C0进位输入端。其余都是l。从真值表可知，该译码器的输出为低电平有效。其次，对于8421码中不允许出现的6个非法码(1010-1111)，译码器输出端Y0Y9均无低电平信号产生，即译码器对这6个非法码拒绝翻译。这种译码器的优点是当输入端出现非法码时，电路不会产生错误译码。的借位Gi-1，输出为差数Di和借位Gi。全减器的真值表如右表。便可在译码器输出端得到3个变量的8个最小项的“非”。根据全减器的输出函数表达式，将相应最小项的“非”送至与非门输入端，便可实现全减器的功能。逻辑电路图如右图。算，即可实现给定函数F的功能。011111

3、111110011由真值表可知，输入I0I7和输出QA、QB、QC的有效工作电平均为低电平(即逻辑0，逻辑图中与各输入相连的门的输入端的小圆圈不但表示非，同时表示输入是低电平有效)。在I0I7输入端中，下角标号码越大的优先级越高。例如，I0、I2、I3、I5和I7均为1，I1、I4和I6为0时，输出按优先级较高的I6编码，即QCQBQA=001，而不是按优先级较低的I1和I4编码。此后，若I6变为1，则按I4编码，QCQBQA=011。若I4也变为1，输出才按I1编码，QCQBQA=110。、EXD0=B，D1=B，D2=B，D3=B。Di。实现函数Fl和F2的电路图如图720所示。 、S1作

4、为数据输入端，即可实现8路分配器的功能。根据T4193的功能表，可用上图所示逻辑电路实现模10加法器的功能。图中，LD和CPd接逻辑1，CPu接计数脉冲CP，T4193工作在累加计数状态。当计数器输出由1001变为1010时，图中与门输出为1，该信号接至清除端Cr，使计数器状态立即变为0000，当下一个计数脉冲到达时，再由00000001，继续进行加1计数。 模12减法计数器的逻辑电路图如上图。图中，T4193的Cr端接地，CPu接逻辑1，CPd接计数脉冲CP，LD端受初态设置端和计数器状态的控制，当LD为1时T4193工作在减法计数状态。初态设置端平时为1，在电路开始工作时通过一个负脉冲信号

5、置入初态“1111”，使电路在计数脉冲作用下开始减1计数。当计数器输出由0100变为0011时，图中或门输出由1变为0，并经与门送至LD端，使计数器立即置入1111，当下一脉冲到来时继续进行减l计数。用4位二进制计数器级联后，再恰当地使用预置、清除等功能，便可构成模大于16的任意进制计数器。 例714 用两片T4193型4位二进制同步可逆计数器构成模(147)10的加法计数器。解 由T1194的功能表可知，要满足计数状态变化序列，只需将D0D1D2D3接1100，DR与Q3连接，以实现环形计数。其逻辑电路图如图730所示。例716 用一片T1194和适当的逻辑门构成产生序列为10011001的脉冲序列发生器。 解 序列信号发生器可由移位寄存器和反馈逻辑电路构成，其结构框图如下图。假定序列发生器产生的序列周期为p，移位寄存器的级数(触发器个数)为n，应满足关系式2np。本例的p=8，故n3，选择n=