Verilog基础入门知识点

1、Verilog基础入门知识点一、逻辑值逻辑0:表示低电平，也就对应我们电路GND逻辑1 ：表示高电平，也就是对应我们电路的vccbuf0buf逻辑X:表示未知，有可能是高电平，也有可能是低电平； 逻辑乙表示高阻态，外部没有激励信号，是一个悬空状态0: Lq w Fa I serLagi c Low,G rourtd,VS5rNegative, AssertionXHighJrua Logic Hi gh.Ppwe r_VDDrg 匚 Positive AssertiontfCCbuf1buftflOccurs at Logical WhichCanrnt be Rpsolved Conflic

2、t- pyi. HiKt Tri-Suted,Disabled Driver（Unknon|0二、数字进制与表示格式Verilog数字进制格式包括二进制、八进制、十进制和十六进制。一般常用的为二进制、十进制和十六进制。二进制表示如下：4 b010俵示4位二进制数字0101十进制表示如下：4 d2表示4位十进制数字2 （二进制0010）十六进制表示如下：4 ha表示4位十六进制数字a （二进制1010）16 b1001_1010_1010_1001 = 16 h9AA9三、标识符 标识符 ( identifier )用于定义模块名、端口名、信号名等。 标识符可以是任意一组 字母、数字、$符号和_

3、(下划线 )符号的组合； 但标识符的第一个字符必须是字母或者下划线； 标识符是区分大小写的； 不建议大小写混合使用； 普通内部信号建议全部小写； 信号命名最好体现信号的含义，简洁、清晰、易懂； 以下是一些推荐的写法：1、用有意义的有效的名字如 sum 、cpu_addr 等。2、用下划线区分词，如 cpu_addr。3、采用一些前缀或后缀，比如时钟采用elk前缀：clk_50,clk_cpu; 三、数据类型在 Verilog 语言中，主要有三大类数据类型：寄存器数据类型、 线网数据类型和 参数数据类型。从名称中， 我们可以看出， 真正在数字电路中起作用的数据类型应该 是 寄存器数据类型 和线网

4、数据类型 。寄存器类型：寄存器表示一个抽象的数据存储单元， 通过赋值语句可以改变 寄存器储存的值寄存器数据类型的关键字是 reg， reg 类型数据的默认初始值为不定值 xreg类型的数据只能在always语句和initial语句中被赋值如果该过程语句描述的是 时序逻辑，即always语句带有时钟 信号，则该寄存器变量对应为触发器；如果该过程语句描述的是 组合逻辑，即always语句不带有时 钟信号，则该寄存器变量对应为硬件连线；线网类型：线网数据类型包括 wire型和tri型，其中最常用的就是 wire类型。线网数据类型表示结构实体（例如门）之间的物理连线。线网类型的变量不能储存值，它的值是

5、由驱动它的元件所决定的。 驱动线网类型变量的元件有门、连续赋值语句、 assign等。如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，即其值为z。参数类型：参数其实就是一个常量，在Verilog HDL中用parameter定义常 量。我们可以一次定义多个参数，参数与参数之间需要用逗号隔开。 每个参数定义的右边必须是一个常数表达式。四、运算符Verilog中的操作符按照功能可以分为下述类型：1、算术运算符符号使用方法说明+a + ba加上b-a - ba减去b*a * ba乘以b/a / ba除以b%a % ba模除b2、关系运算符符号使用方法说明a ba大于ba ba小于b= b

6、a大于等于b=a= ba小于等于b=a = ba等于b!=a != ba不等于b3、逻辑运算符符号使用方法说明!aa的非如果a为0,那么a的非是1。&a & ba与上b如果a和b都为1，a&b结果才为1，表示真。IIa II ba或上b如果a或者b有一个为1，a|b结果为1，表示真。4、条件运算符符号使用方法说明?:a ? b : c如果a为真，就选择b,否则选择c5、位运算符符号使用方法说明a将a的每个位进行取反&a & b将a的每个位与b相同的位进行相与|a | b将a的每个位与b相同的位进行相或Aa a b将a的每个位与b相同的位进行异或6、移位运算符符号使用方法说明a a b将a右移b

7、位7、拼接运算符符号使用方法说明a,b将a和b拼接起来，作为 个新信号运算符的优先级:运算符优先级!、最高*、 /、 %次高+、 -VV、V、二、= *1 1 MBIHI 一一、！ =、 、!=&A、八I&II次低?最低五、常用关键字关键字含义module模块开始定义in put输入端口定义output输出端口定义inout双向端口定义parameter信号的参数定义wirewire信号疋义regreg信号疋义always产生Reg信号语句的关键字assig n产生wire信号语句的关键子begi n语句的起始标志end语句的结束标志edge/posedge/negedge时序电路的标志cas

8、eCase语句起始标记defaultCase语句的默认分支标志endcaseCase语句结束标记ifif/else语句标记elseif/else语句标记forfor语句标记en dmodule模块结束定义六、程序框架Verilog的基本设计单元是“模块” （block）。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功 能。每个Verilog程序包括4个主要的部分：端口定义、10说明、内部信号声明、功能定义档由山 F41138(nlL A 13,1 nS)input rl；# nZY E3:inpitt 2 0_Boutput7 OnT；e67;0W;alvaytACnIK nf2 E3, B) ifCatll M M E3)beeinc*i(l)3*b：iOO: