一种CMOS动态闩锁电压比较器的优化设计修订

1、一种CMOS动态闩锁电压比较器的优化设计李建中1,2，魏同立1（1. 东南大学 微电子中心，南京，210096；2. 解放军理工大学通信工程学院，南京，210007）摘要：提出了一种应用于Pipeline ADC和Sigma-Delta ADC中改进的动态闩锁电压比较器。采用0.35m CMOS N阱工艺设计，工作于2.5V单电源电压。通过详细的分析和优化，使比较器具有较小的输入失调电压和踢回噪声，仿真结果表明它的输入失调电压分布范围为28.6mV，最高的工作达200MHz、功耗230W。关键词：比较器；模数转换器；正反馈；失调中图分类号：TN432 文献标识码：AAn Optimizatio

2、n Design of CMOS Dynamic Latched Voltage Comparator LI Jian-zhong ，WEI Tong-li(Micro-Electronics Center，Southeast University，Nanjing，210096，P.R.China)Abstract：An improved CMOS dynamic latched voltage comparator suitable for pipeline ADCs and Sigma-Delta ADCs is proposed. The proposed comparator is s

3、imulated in a 0.35µm CMOS N-Well process and operating at a single 2.5V supply. The simulation results show that after the input offset voltage and kickback noise are optimized, its operation frequency could be as high as 200MHz, and its input offset voltage distributing is 28.6mV, and the powe

4、r consumption of the comparator is 230w.Key words：Comparator；Analog-to-digital Converter；Positive feedback；OffsetEEACC：2570D1 引言在现代通信和信号处理系统中，模数转换器(ADCs)是非常重要的电路模块。特别是在电池供电的便携式移动通讯终端中，需要高速、低功耗和高分辨率的ADCs作为模拟和数字信号处理的接口。应用于ADC中，比较器重要的性能指标包括工作速度、功耗、输入失调电压(offset)和噪声等。Pipeline ADC和Sigma-Delta ADC对比较器的输入失

5、调电压的要求通常不很严格，但对工作速度提出了极高的要求；由于动态闩锁结构的比较器具有速度高、功耗小的特点，因此在Pipeline和Sigma-Delta ADC中，广泛采用了不带前置放大级和输入失调抵消电路的闩锁比较器1,2。但是，如果不仔细考虑比较器中各种失配影响，动态闩锁比较器存在输入失调电压过大的问题，此外，还可能会产生很大的踢回噪声(kickback noise)，从而制约ADCs的性能。本文提出了一种改进的CMOS动态闩锁电压比较器，通过对主要指标的理论分析和设计优化，达到了较低的输入失调电压、踢回噪声和较高的工作速度。2 低功耗闩锁电压比较器闩锁电压比较器通常由前置输入级和正反馈闩

6、锁电路构成，包括静态闩锁和动态闩锁，通常静态闩锁结构有较大的功耗，因此，本文主要考虑动态闩锁电压比较器的设计【3,4,5】。图1为文献3中的动态闩锁比较器。Latch为闩锁时钟，当Latch为低时，关断电源电流，A、B通过开关MP3和MP4接到VDD。当差分输入电压VID（VID=VIN+-VIN-）加到 输入对管MN3和MN4的栅端，且latch为高时，A、B点有电流通过，两个晶体管漏端电压开始下降，其中漏电流大的一端输出电压下降速度更快，使闩锁翻转为两个稳态中的一种。这种比较器的优点是只有在翻转状态才消耗功率，并且由于有NMOS和PMOS两个再生闩锁环路，通常只需几百个皮秒的再生

7、时间，加快了电压比较器的速度。然而，这一比较器具有大的踢回噪声，由于输入差分对管MN3和MN4的漏极在闩锁翻转时连接至动态闩锁的输出端，而闩锁在状态翻转时是一个强正反馈过程，节点A和B处电压在再生时变化速率很高，这个突变信号会通过MN3和MN4的栅漏寄生电容反向耦合到比较器的输入端，如果比较器的前一级电路的输出阻抗很高的话，那么比较器的输入信号要经过较长的时间才能恢复，这个噪声即为踢回噪声。踢回噪声会严重干扰输入信号，导致电路的噪声特性变差。图1 动态闩锁电压比较器 图2 class-AB动态电压比较器图2为采用class-AB结构减小踢回噪声的动态比较器【4】。当时钟1有效时，差分输入电压V

8、ID（VID=VIN+VIN-）经差分对管MN1和MN2转换成差分电流，此时，MP1和MP2为线性负载。当时钟1为低时，断开输入，NMOS触发器进行电压再生，经倒相器缓冲器输出并恢复逻辑电平。这一电路的最大优点是减小踢回噪声，但再生速度较慢，对共模输入电压不敏感。3 改进的动态闩锁电压比较器综合上述两种电路结构的特点，改进的动态闩锁电压比较器如图3所示。它包含一对输入差分对管MP1和MP2，一个CMOS动态闩锁（如细线框内）以及两个输出推挽级INV1和INV2。CMOS动态闩锁由MN3和MN4组成的电流触发的NMOS触发器、MP3和MP4组成的电流触发的PMOS触发器、传输门MN1和MN2以及

9、开关管MN5构成。1和1d是控制时钟，1和1d的上升沿同步，1d的下降沿比1有一段延时，1d（1）和2d为两相非重叠时钟，如图4所示。图3 改进的动态闩锁电压比较器比较器工作周期分为复位周期和比较周期两个时段。其工作原理分析如下：在复位周期，1d和1均为高电平，输入差分对管MP1和MP2将差分输入电压VID（VID=VIPVIM）转换成差分电流馈送到CMOS动态闩锁的两个输入端VIN1和VIN2，传输门MN1和MN2导通将差分电流传输到动态闩锁的两个输出端A和B，MN5导通使得差分电流从MN5上流过，故流过MN3和MN4的电流相等，因此NMOS触发器状态不能翻转。由于MN5导通电阻的影响，节点

10、A和B之间存在一定的电压差。MP5关断，没有电流流过PMOS触发器，因此MP3和MP4关断当1变为低电平时，进入比较周期，MN5关断，MN3和MN4形成正反馈的连接，因此NMOS触发器首先开始再生。MP5导通，MP3和MP4随之导通，电流从PMOS触发器流向NMOS触发器，过几百个皮秒后PMOS触发器开始再生进一步加快整个了再生速度，由于再生过程是一个强正反馈的过程，这个电压差被迅速放大直到等于电源电压。假设复位周期VIP小于VIM，则差分电流从A点流向B点，由于MN5导通电阻的影响，故复位周期A点的电压比B点的电压高，在比较图4 时钟相位，从上至下分别为1、1d和2d周期，由于正反馈作用，最

11、终A点的电压不断升高直到电源电压，而B点的电压不断下降直到地电位，相应地输出S锁存为低电平， 输出R锁存为高电平；反之，则S为高电平，R为低电平。在比较周期，MN1和MN2关断将输入差分对管与动态闩锁的输出相隔离，减小了踢回噪声。图5 伪RS触发器应用到Pipeline ADC和Sigma-Delta ADC中，该比较器的输出要接一个RS触发器，当比较器进入复位周期时保持前一个比较周期的输出，并恢复逻辑电平。采用的伪RS触发器如图5所示，该触发器不消耗任何静态功耗，且其输出过程是一个正反馈的过程，和常用的两个交叉耦合的与非门或者或非门构成的RS触发器相比，不仅减少了晶体管的数目而且提高了输出速

12、度。当2d为低电平时，伪RS触发器保持输出状态不变；当2d变为高电平时，输入S和R置位或复位RS锁存器，输入S为高电平，R为低电平时，输出Q锁存为高电平；反之Q锁存为低电平。4 设计优化 比较器的工作速度(再生时常数)和输入失调电压是主要的性能参数，两者相互影响和制约。为了获取最佳值，优化过程是必不可少的。4.1再生时常数比较器的再生时常数如下式 4 （1）其中，是节点A或B处总的寄生电容，和分别表示NMOS和PMOS触发器开始再生时的跨导。因此，为了获得最高的工作速度，应尽量减小而增大分母项，一般两个触发器中的MOS管应取工艺允许的最小沟道长度。再生时，MP3和MN3、MP4和MN4相当于两

13、个交叉耦合的倒相器，为了使之上升延时和下降延时近似相等，通常使PMOS管的宽长比与NMOS管的宽长比的比值等于NMOS管载流子迁移率与PMOS管载流子迁移率的比值6（在本工艺中其约为2.7倍）。通过Hspice模拟优化，这两对PMOS管的宽长比与NMOS管的宽长比的比值取2.5倍。4.2 输入失调电压MOS比较器输入失调电压是由内部器件的失配引起的。两个在版图上彼此相邻，标称相同的MOS管，当它们的源衬电压为零时，尽管它们具有相同的版图，但是它们在等价的长度和宽度方面均存在着失配。它们之间的失配可用电流增益因子失配和阈值电压失配来分别表示，其均值归一化等于零，标准偏差与器件沟道长度W和沟道宽度

14、L有关6， （2） （3）其中，和是与工艺有关的比例常数。 对于本文提出的动态闩锁电压比较器，由于NMOS触发器再生时间早于PMOS触发器，因此PMOS触发器的失调电压等效到比较器的输入端时被NMOS触发器的环路增益和输入差分对管的增益衰减，一般不必考虑PMOS触发器的失调电压。开关管MN5关断时由于电荷注入效应在节点A和B之间产生失调电压【7】，其大小等于 （4）其中，表示节点A或B处总的寄生电容失配的标准偏差，是倒相器INV1和INV2中NMOS管的沟道宽度。由工艺参数，代入（4）式可知MN5管关断时产生的失调电压很小，可以忽略不计。考虑NMOS触发器和开关管MN1和MN2的失配，则动态闩

15、锁的输入失调电压的标准偏差可以表示成4 （5）其中，表示NMOS触发器中MN3和MN4管阈值电压失配的标准偏差，和是MN3和MN4管尺寸失配的相对标准偏差，表示MN3或MN4管再生初始时的栅漏过驱动电压，是开关管MN1和MN2电荷注入失配的标准偏差。将（2）式和（3）式代入（5）式得到 （6）输入差分对管MP1和MP2的输入失调电压9的标准偏差如下式所示 （7）表示差分输入对管MP1和MP2管阈值电压失配的标准偏差，和是MP1和MP2管尺寸失配的相对标准偏差，表示MP1或MP2管再生开始时的栅漏过驱动电压。将（2）式和（3）式代入（7）式得到 （8）综上所述，动态闩锁电压比较器总的输入失调电压

16、的标准偏差如下式【4】 （9）其中，表示比较周期开始时差分对管MP1或MP2的跨导。假设在复位周期NMOS触发器和输入差分对管工作在饱和区，则（9）式可进一步写成 （10）由（6）、（8）和（10）式可知，通过减小输入差分对管和NMOS触发器中MOS管的过驱动电压（同时导致其MOS管的栅面积增大）可以有效地减小输入失调电压，但是NMOS触发器中MOS管的过驱动电压不能减小的太多，否则会因为MOS管的栅面积过分增大,使得相应PMOS触发器中MOS管的栅面积大大增加，致使节点A和B处的寄生电容激增，而PMOS触发器中跨导增加却有限；由式(1)可知，比较器的再生时间常数增大，降低了比较器的速度。而差

17、分输入对管在比较周期与动态闩锁隔离，故减小其过驱动电压不会导致节点A和B处的寄生电容增加，即不会增加比较器的再生时间常数，且还会同时减小(10)式中第二项的系数，即减小了动态闩锁等效到比较器输入端的失调电压，降低了比较器总的输入失调电压。采用Hspice的模拟优化过程，得到NMOS闩锁和输入晶体管宽度的比例关系：WP1=WP2=7.5WN3=7.5WN4，WP1=WP2=3WP3=3WP4。5 模拟结果对图2的动态闩锁电压比较器用0.35um CMOS N阱工艺设计并模拟，电源电压2.5V，偏置电流IBC等于20µA，输入共模电压为1.15V，时钟频率为40MHz。图6给出了100次

18、Monte-Carlo分析模拟得到的比较器输入失调电压的统计分布。模拟时考虑了比较器中所有MOS管的尺寸失配以及阈值电压失配。模拟的输入失调电压的均值为6.2mV，标准偏差为5.95mV，最大值等于20mV，最小值为-8.6mV。因此该比较器的输入失调电压的分布范围约为28.6mV。该比较器模拟的输入范围为1.75V，所以具有8位比较精度。图6 100次Monte-Carlo分析模拟得到的比较器输入失调电压的统计分布图为了检验比较器在各种工作情况下输出的正确性，在比较器的输入端加上一个极性（用“”和“”表示）和大小（10mV或1.15V）随着时钟信号不断变化的差分电压VID作为测试信号，如图7

19、中第二个波形所示，它包含了比较器所有可能的最坏工作情况。图7中第一个波形为40MHz的时钟信号2。第三和第四个波形分别表示比较器的输出信号Q和QB。由前面的分析可知，当VID为“”时，Q输出为高电平；反之Q输出为低电平。模拟结果表明，比较器的输出结果完全正确。在这种测试条件下模拟的电源平均电流为92µA，即比较器的功耗为230µW，模拟的输入敏感电压小于1.2mV。比较器性能指标总结如表1所示。图7 比较器在时钟频率40MHz下的瞬态响应波形表1 比较器性能指标模拟结果测量参数模拟结果电源电压2.5V动态功耗230uW最高工作频率200MHz输入失调电压分布范围28.6mV

20、输入敏感电压1.2mV比较精度8位输入电压范围0V-1.75V输入寄生电容43.4fF6 结论提出了一个改进的不带前置放大级和输入失调抵消电路的动态闩锁电压比较器，工作于2.5V单电源电压，采用0.35µm CMOS N阱工艺设计实现；通过对输入失调电压和再生时常数的优化设计，达到了要求的性能指标。模拟结果表明，输入失调电压分布范围为28.6mV，最高工作频率200MHz、功耗230µW。此比较器已用于80MHz带通Sigma-Delta ADC的设计中。由于比较精度达到了8位，因此同样适用于高速低功耗的Pipeline ADC设计。参考文献：1Brandt B P, Wi

21、ngard D E, Wooley B A. Second-order sigma-delta modulation for digital-audio signal acquisitionJ, IEEE J Sol Sta Circ, 1991. 26 (4): 618-627.2Rabil S, Wooley B A. A 1.8-V Digital-Audio Sigma-Delta Modulator in 0.8-um CMOSJ, IEEE J Sol Sta Circ, 1997. 32 (6): 783-796.3 W.-Chul Song, et. al., A 10-b 20-Msample/s Low-Power COMS ADC, IEEE J Sol Sta Circ, col. 30, no. 5 May 1995. 514-521.4 Razavi B, Wooley B A. Design Techniques for High-Speed, High-Resolution ComparatorsJ, IEEE J Sol Sta Circ, 1992. 2