基于DSP的HFC反向通道噪声频谱监测系统的设计

1、山东建筑大学课 程 设 计 说 明 书题 目：基于DSP的HFC 反向通道噪声频谱监测系统设计 课 程：DSP原理及应用课程设计 院 （部）：信息与电气工程学院 专 业：电子信息工程 班 级： 学生姓名： 学 号： 指导教师： 完成日期：山东建筑大学信电学院课程设计说明书目 录摘 要 . II设计目的 . 1设计原理 . 1设计内容 . 3. 信号调理电路 . 3多路信号选择 . 4 电调衰减 . 41 两级放大 . 41滤波 . 5 A/D采样电路 . 5用实现和系统的逻辑控制 . 6 存储系统的扩展 . 8外扩 . 8外扩 . 8 DSP与ARM的数据通信模块 . 9电源、时钟、复位等电路

2、模块 . 11电源模块 . 11时钟模块 . 12 软件设计 . 13总结与致谢 . 14参考文献 . 15附录 . 16I山东建筑大学信电学院课程设计说明书摘 要有线电视 HFC 双向传输系统，是随着 CATV 增值业务的需求，单向电视传输系统面临全面改造成双向网络的现状，迅速发展起来的一种新型网络传输形式。随着 HFC 网络的大规模投资建设与改造升级，HFC 网络的宽带数据业务成为了公众用户选择宽带接入的一个重点。但在 HFC 网络上承载通信业务，首先要保障反向通道的传输质量，而影响传输质量的，主要是反向通道中的噪声汇聚和侵入干扰。本文主要针对 HFC 网反向通道中的噪声汇聚和侵入干扰，设

3、计并实现一种基于数字信号处理器（Digital Signal Processor，DSP）和 Ethernet 的实时信号频谱监测系统。利用多路的高速数字采集系统对输入的 RF 信号实现高动态范围和低噪声的数字转换；利用 DSP 的高速数据处理能力，在多个域中分析随时间变化的 RF 信号；并通过 ARM 芯片构架的以太网通信系统对某个区域内的大数量和分散的 HFC 反向通道进行实时的信号频谱监测，及时发现问题和分析问题。与基于瞬态开关的噪声抑制系统组成一套新颖的 HFC 反向通道噪声监测和抑制解决方案，实时监测 HFC 反向通道的噪声，并利用噪声抑制系统控制 HFC 上行的汇聚支路数，减少上行

4、噪声的汇聚。关键词：HFC；反向通道；噪声汇聚；DSP；Ethernet；频谱监测；瞬态开关II山东建筑大学信电学院课程设计说明书设计目的有线电视HFC双向传输系统,是随着CATV增值业务的需求,迅速发展起来的一种新型网络传输形式。随着 HFC网络的大规模投资建设与改造升级,HFC网络的宽带数据业务成为了公众用户选择宽带接入的一个重点。但在HFC网络上承载通信业务,首先要保障反向通道的传输质量,而影响传输质量的,主要是反向通道中的噪声汇聚和侵入干扰。 本设计主要针对HFC网反向通道中的噪声汇聚和侵入干扰,设计并实现一种基于DSP和Ethernet的实时信号频谱监测系统。利用多路的高速数字采集系

5、统对输入的RF信号实现高动态范围和低噪声的数字转换;利用DSP的高速数据处理能力,在多个域中分析随时间变化的RF信号;并通过以太网通信系统对某个区域内的大数量和分散的HFC反向通道进行实时的信号频谱监测,及时发现问题和分析问题。设计原理据系统的设计要求和性能指标，系统由信号调理、高速 A/D 采样、DSP 数据处理、ARM 数据通信等几个主要部分组成，如图 1.2 所示。首先，信号调理部分对来自多路开关的一路 RF 信号进行滤波、电调衰减、一级放大、二级放大（单端信号转差分信号）和抗混叠滤波，目的在于提高信号的可靠性和数据的精度，保证 A/D 采样的动态范围；其次，选用高速 ADC 对输入的

6、RF 信号进行采样，A/D 技术的进步可以实现高动态范围和低噪声转换，ADC 对信号进行滤波、数字化，然后传送到 DSP 引擎上；其中，FPGA 实现系统的逻辑控制，并利用其内部的 RAM 实现 FIFO 存储功能，构架 ADC 与 DSP 的高速数据缓存；再次，DSP 数据处理部分负责管理系统的触发、内存和分析功能，并且利用FFT 变换提取信号特征，分析信号的频谱特性；最后，DSP 处理完的数据，由 ARM 负责通过以太网传输到 PC 机上进行历史数据的保存和实时频谱的分析，并且通过 PC 机上的软件进行系统的远程控制。实时信号频谱监测系统由信号调理、A/D 采样、FPGA 控制、DSP 数

7、据处理和 ARM 数 据通信等几个主要部分组成，系统方框图如下所示：1山东建筑大学信电学院课程设计说明书系统方框图2山东建筑大学信电学院课程设计说明书设计内容. 信号调理电路信号调理部分是整个监测系统的前端，介于被测信号和 A/D 转换之间，其主要是为后续的 ADC 提供足够幅度的被测信号（1VP-P）,而引入的噪声和非线性又要足够低，以满足系统测量的要求。信号调理电路的技术要求如下：1输入带宽：565MHz；2最高输入电平：80 dBV；3最高输出电平：110 dBV（取 ADC 的参考电压为 0.5V）；4增益：30dB；5非线性失真：60 dB；6完成单端信号转差分信号。为了实现较高信噪

8、比 ADC 的采样性能，提高信号的可靠性和数据的精度，保证 A/D 采样的动态范围，设计信号调理部分对来自多路开关的一路 RF 信号进行抗混叠滤波、电调衰减、一级放大、二级放大（单端信号转差分信号）和低通滤波，电路连接图如下图所示。3山东建筑大学信电学院课程设计说明书多路信号选择设计多路信号输入是为了便于大数量的 HFC 反向通道的信号监测，同时考虑到系统的实时处理要求及后续 DSP 的数据处理速度，系统设计至多为 16 路信号输入。监测系统的动态范围要求为 50dB，则要求器件的隔离大于 50dB，非线性失真低于50dB，再留 10dB 裕量，故要求器件的隔离大于 60dB，非线性失真低于6

9、0dB。普通多路开关难以在 565MHz 频率范围内工作时达到 60dB 的信号隔离度以及良好的非线性指标，故要选用插入损耗很低的单刀双掷（SPDT）射频开关进行级联。选用 ADI 公司的 ADG918 SPDT 射频开关， 电调衰减RF 输入信号来自前端反向光接收机的输出，反向光接收机的输出最高幅度通常为120dBV，经取样分支器衰减 10dB 后，到达调理电路衰减器的幅度最高为 110dB（暂不考虑 SPDT 开关插损）。同时又要兼顾到最低 RF 电平的测试，故将基准设定为 80dBV（按照 50dB 动态范围的要求，理论上最低就可以测试到 30dBV）按此基准就要求衰减器至少可衰减 30

10、dB。RF 衰减器选用 PE4308（Peregrine Semiconductor 公司生产），该衰减器最高衰减可达 31dB，步进 1dB，采用 3V 供电。为保护各个器件，使衰减器上电默认为衰减 30dB，衰减器由 ARM 控制。1 两级放大当 AD80141 的参考电压 Vref0.5V，其最大输入电压为 1Vp-p（峰峰值），为不致 ADC过载，取 0.9Vp-p，即有效值为 318.6mVrms（Voltage Root Mean Square，电压均方根），相当于 110.0dBV，相对于 80dBV，净增益为 30dB；当 AD80141 的 Vref1.0V 时，其最大输入电

11、压为 2Vp-p，为不致 ADC 过载，取 1.8Vp-p，即有效值为 636.5mVrms，相当于 116.1dBV，相对于 80dBV，净增益为 36.1dB。这里选取 Vref0.5V，即只需放大 30dB，降低了非线性指标恶化的可能。同时所述电调衰减器可以满足设计要求。于是，经过衰减和放大的调理，理论上系统可测量信号功率范围为 40120dBV，满足系统设计要求。要完成信号放大 30dB并把单端信号转为差分信号，可以选用一个优良的 RF 放大器加一个较高增益的差分放大器来实现。4山东建筑大学信电学院课程设计说明书1滤波这里对滤波器的要求不太苛刻，故多路信号选择开关后直接用 565MHz

12、 插件式带通滤波器。此外，由于系统内有部分高频信号会对系统造成干扰而必须加以消除，因此采用设计简单的无源、单极性、低通滤波器，并将之置于差分放大器与 ADC 之间，以确保频率超出采样率一半的噪音及不受欢迎信号不会与接收的频率混淆或重叠一起。这样的滤波器可以消除或减少信号混淆，因此一般都称之为抗混淆滤波器 A/D采样电路为了减少设计难度，简化系统的中频前端的设计，同时由于 HFC 反向通道的频率范围为 565MHz，所以，设计选用合适的 ADC 对 60MHz 宽的信道进行直接采样。根据奈奎斯特抽样定理：能量有限的带限信号，不存在高于 W 赫的频率分量，完全可从抽样速率为每秒 2W 的样值序列中

13、恢复出来。因此，选用采样频率大于 120MHz 的 ADC 就满足设计需要。 由于 ADC 的动态范围（Dynamic Range，DR）指标主要取决于转换位nDR=20log（2-1）数（n），一般来说采用转换位数越高的 ADC，其动态范围越公式：因为系统要求 50dB 的动态范围，A/D 采样电路作为整个系统的数据采集前端，其动态范围的好坏影响着整个系统的动态范围。所以为了给整个系统的动态范围提供更大的余量，设计 A/D采样电路的动态范围满足60dB。由公式（1）可知，理论上10位ADC的信噪比可以达到60.2dB，应该符合设计要求。但实际上，10 位 ADC 的信噪比根本无法达到这个理论

14、上的最高水平。此外，信号路径上的其他元件也会为系统添加噪音。同时也希望能够将 ADC 的输入信号加以抑制，确保振幅无法达到其峰峰值的范围，因为这样可以避免出现过驱动的现象。加上即使最微弱的信号也必须比 ADC 的噪声高 6dB 以上，所以选择信噪比可以达到 66.2dB 的 11 位模/数转换器。综上所述选用 ADI 公司低功耗系列的产品AD80141(11bit、140MSPS)AD80141 连接框图如下5山东建筑大学信电学院课程设计说明书与电路连接图用实现和系统的逻辑控制FPGA 大多数时候用作胶合逻辑（Glue Logic）即将系统的主要元器件连接在一起的逻辑。它在系统中既实现系统的逻

15、辑控制，又利用其内部的 RAM 实现先进先出（First-in First-out，FIFO）存储功能，构架 ADC 与 DSP 的高速数据缓存，使得板6山东建筑大学信电学院课程设计说明书卡设计结构简单并减少硬件板卡的干扰。为了保证 ADC 工作的稳定性和转换精度，设计 ADC 总是一直在在进行数据输出，因此输出无高阻状态。将 ADC 直接和 DSP 连接，当采样频率很高的时候，这种方法不但会占用 DSP 的大量带宽，也会导致低的数据传输效率和大的数据丢失率。FIFO 恰好架起了 DSP与 ADC 之间的一座桥梁，FIFO 能缓存大量的数据，进一步提高了 ADC 和 DSP 的数据传输效率。同

16、时由于 DSP 访问外部存储器器件必须通过外部存储器接口 EMIF(External Memory Interface)，FIFO 提供有与 EMIF 无缝连接。与使用双口 RAM 作为数据缓存相比，FIFO 存储器由于没有地址总线，不会产生地址冲突，接口电路更为简洁且不占用系统地址资源。 虽然FIFO结构还在不断地改进发展，但其应用几乎都基于RAM的结构。因为基于RAM结构可以设计高容量，高速及高吞吐率的FIFO。目前大家几乎都采用这一结构，以适应信息技术飞速发展对FIFO设计的更高需求。基于RAM结构的FIFO不必像原先移位寄存器结构那样，移出数据必须要依次通过每个寄存器，而是使用两个指针

17、寻址的循环顺序存储方式。在循环顺序存储的FIFO中，两个指针分别表示读指针和写指针。复位时，两个指针指向相同或不同的存储单元地址(这根据设计需要来规定)。每个写操作以后，写指针就指向下一个要写入的存储单元地址。同样，读操作以后，读指针指向下一个要读出的数据存储单元地址。实现和的硬件接口7山东建筑大学信电学院课程设计说明书 存储系统的扩展外扩本系统需要脱机运行，程序的代码也需要在加电后自动装载运行。在 DSP 系统中通常用FLASH 存储器保存程序，并且在上电或复位时再将存储在 FLASH 中的程序搬移到 DSP 片内的 RAM 中全速运行。这样既利用了外部的存储单元扩展 DSP 本身有限的 R

18、AM 资源，又充分发挥了 DSP 内部资源的效能。尽管用户代码在一段时间相对是固定的，但是如果直接将其写到内部 RAM 中去的话，一方面受容量以及价格的限制，另一方面则在系统代码上显得不是很灵活方便。另外 FLASH 是一种高密度、非易失性的电可擦写存储器，而且单位存储比特的价格比传统的EPROM要低，十分适合于低功耗、小尺寸和高性能的系统。参照图EMIF的接口信号图，给出 DSP 与 FLASH 的电路连接图如下图所示：外扩系统要求的频率分辨率为30kHz，DSP应处理8192点时域数据，并得到8192点8山东建筑大学信电学院课程设计说明书频域数据，为满足上机位显示需求，传输2048个时域数

19、据和2048个频域数据。系统前端共16个端口，每个端口每秒扫描5次，系统每秒输出数据量为：（2048+2048）*32*16*5=10.49M位=1.31MB。由于系统采集和处理的数据量大，DSP片内存储空间不能满足这个要求，所以需要大的程序存储空间临时存放数据，系统中采用大容量的SDRAM对系统的存储空间进行扩展。此处仅以一片C4M16A2为例，详细见附图。 DSP与ARM的数据通信模块DSP处理完的数据由ARM负责通过以太网传输到PC机，进行历史数据的保存及实时频谱显示和分析，并且通过PC机上的软件进行噪声抑制和系统的远程控制。S3C4510B 内嵌一个可以以 10M/100M 的速率工作

20、在半双工（支持 CSMA/CD 协议）或9山东建筑大学信电学院课程设计说明书全双工（支持 IEEE802.3 协议）模式下的以太网控制器，其介质访问控制（Media Access Control ，MAC）支持媒体独立接口(MII)和带缓冲的 DMA 接口(BDI)。MAC 层由发送模块、接收模块、流控模块、以及 MAC 控制（命令）寄存器与状态寄存器构成。发送和接收模块均通过 MII 进行操作，MII 支持到 MAC 层和到物理层接口设备的连接，支持 10M（2.5MHz时钟）或 100M（25MHz 时钟）的数据传输能力。 因此，S3C4510B 只要外接一片物理层芯片就可以提供以太网的接

21、入通道。在此系统中，使用中国台湾 Realtek 公司的 RTL8201BL 作为以太网的物理层接口。由于 S3C4510B 片内已有带 MII 接口的 MAC 控制器，而 RTL8201BL 也提供了 MII 接口，各种信号的定义也很明确，因此 RTL8201BL 与 S3C4510B 的电路连接图如下图所示。10山东建筑大学信电学院课程设计说明书电源、时钟、复位等电路模块电源模块高速、高分辨率的对所提供的时钟源质量非常敏感，因为时钟源所产生的抖动和相位噪声会影响内部电路的工作，从而导致取样点与触发时间关系上的错误，最终以信噪比的形式降低数字化器件的性能。DSP 芯片需要两种电源，分别为 C

22、PU 核（CVDD）和周边的 I/O 口（DVDD）供电。其本身在这两种电源的供电顺序上并不做特殊要求，只是要求二者时间相差不能太久（不大于1s）。但是从系统设计的角度出发，考虑总线竞争的问题，需要设计提供先后供电的两套供电系统：在加电过程，保证内核电源先于 I/O 口上电，关闭电源时，保证内核电源后于 I/O口关闭。如果只有内核获得供电，I/O 口没有供电，对芯片是不会产生任何损害的，只是没有输入/输出能力而已；如果 I/O 口已经供电而内核没有加电，那么芯片缓冲/驱动部分的三级管将处在一个未知状态下工作，这是非常危险的。DSP 数据处理板卡利用一个电源芯片TPS54310 输出内核电源 1

23、.2V，同时驱动一个线性稳压模块 TPS75733 输出 I/O 口电源 3.3V因此，设计一个低噪声的时钟，保证工作的性能至关重要。为此，选用CY22381作为DSP的时钟源输入，连接图如下：11山东建筑大学信电学院课程设计说明书6时钟模块C6713B 片上集成有 PLL 以及预分频器 D0 和其它 4 个分频器所组成的灵活的 PLL 控制器，PLL 控制器分频或倍频产生不同的时钟信号分别用于的各个部分（如：CPU 内核、片上外设数据总线等）39。DSP 板卡的时钟采用 25MHz 的有源晶振，经 CY22381 编程输出三种信号源：100MHz、25MHz 和 50MHz。其中 100MH

24、z 和 25MHz 接入 DSP，作为 DSP 的时钟源。特别注意，DSP 片内 PLL 提供独立的供电引脚 PLLV，对其要进行必要的滤波。12山东建筑大学信电学院课程设计说明书 软件设计本设计的软件设计部分主要分为三个方面：DSP软件设计、ARM软件设计、FPGA软件设计和主机上位机软件设计。DSP软件设计部分，主要利用CSL，首先对芯片内部资源初始化，包括电源、时钟、EMIF、HPI等；其次，进行对FPGA传送来的数据进行高速运算，得出初步结果，最后通过HPI接口传送至ARM芯片。ARM软件设计，首先包括芯片内部及各种外设的初始化，然后程序进入循环，查询或者等待中断，将DSP已经处理完的

25、结果，通过内部的以太网接口和外加的以太网物理芯片，通过以太网发送至上位机。上位机软件设计，使用高级程序语言如VC+、Java等，首先进行本软件系统总体设计，由于本软件是以图形显示处理结果，因此设计良好的用户界面。利用VC+的相关控件或者Java 的SDK提供的网络包，数据库包等，可以很好的实现该软件功能。13山东建筑大学信电学院课程设计说明书总结与致谢本文主要对HFC网反向通道中的噪声汇聚和侵入干扰，设计了一种基于DSP和以太网的实时信号频谱监测系统。该系统利用多路的高速数字采集系统对RF信号实现高动态范围和低噪声的数字转换，具有极高的扫描速度和高速数据采集能力；利用FPGA芯片实现了实时系统大容量数据的缓存、时钟管理和逻辑控制功能；利用DSP的高速数据处理能力，在多个域中分析随时间变化的RF信号；并通过ARM芯片构架的以太网通信系统对某个区域内的大数量和分散的HFC反向通道进行实时的信号频谱监测，及时发现问题和分析问题，同时可以在上位机中