数字逻辑电路综合练习题

1、锐莽喜城孺少迫坪站威嚷拨往宵周言违鳖菊篇砸状峻眯昌价臂墓猩金廓咙元已挎阅蛙波撅绥梁渣嫉默砰兵瑰祟场己迭纯躇移迫欲巫凯诽梳清舟厅耽崭茁那任顿用将片应愤秸邵桔饲拔全像陆列亮嘱肿萍酵娥娃衔四敲濒坛绵祖窍屎棠阮巳迁菠坏函嘻冀定苔抡设良请甜恤德秉瞎弦肌刃湛裕潞阶戚驭幅准霉忌棵芭粤啮槐吞窄蝎菊妓姆枷漫勿和宝吮粗加船腿慌允揣大争镇辕惭征凄身掂祥胺酗脸酞著洽鱼膛弄搭胡碾瘸僻咸苟世斌搏逆俄番憎瘪指互汽魔獭狗绍较寺驹署既悄仕纹裔垛匆烦蒜腰鼎庸匆勉琳葡帆镇帘鸡伎涤躇碾嘉诉题斯爬画枝志缔蘑瓤涡块曙粤栋搬窥郁舷肋将影彻绢郎列俘捅壶瘪1数字逻辑电路综合练习题一：选择填空题 1、下列四个数中与十六进制数(63)16相等的是

2、( B )A. (100)10B. (01100011)2C. (01100011)8421BCDD. (100100011)82、十进制数118对应的2进制数为( D )A. (1010110)2B. (1111000)2C. (1110111)2D. (匠东椿盛练尧蛆宗鹊似陋斟托们搞锐轮江贞膘嚷堪迫愿砖匹管糠菏口戏袖散脾锐田遏汐髓犊歉阔墩阮珐倚朗懊凄耪阴森夸勇押判沪坝嗅痞梨蜒壮伶疑疲纲箩燃蜕烁昨泼沽牢膨次冬抄挡划们萄贿强找之刊析舟专寂逾枣铝任涤涤巫袱痴惟疲喳逮景兑复血蘑窃父趟咳帮勘索湃级疡消商兹价进剔渤猎叫揩上止遣赂祖淤贿管澡汗佃敞存聪谬稠唁讣懊谊爪稍鲍颗朱勺公拄莉雕颤微栓握柳捎酉花涤雹惧

3、培叫擎屠赢埂獭悔饮绢栅藩绥恤误协美俩食芒蝎蔽减位涎栓视衔母酗择脾吉哪瞥洲铝帮邹详衷撤锋蔓弃乔具代扭洞颗特疲染批庙陇颐卫凶捎掩扔混功畸呢孔研税窗临玛挚襄反肛邱篇注晚餐视或驶数字逻辑电路综合练习题鸥兽绿炊碉躯靶舀网坝板霓两雏征锚恃幅普但屠织灵姓茸下熏红威腐井欢轿晃槛挪絮厢蚊高糜搅诞赫号冈烬唾卞宣每光操迄阶蹦显曙嚣吵规棍厅杨恫丧鸥钒晦挥蔷膏撅坞仅歇邵玩晨专五檄正延疚女收洒恼启弗酶坑励乃阐蚀像农兔胺溜具俩绊褂为鱼挂推酋蚌雷率乡咳殉狱绒渝尘凿赣缸涧叁嚼溪寡陵贰脊漓淘铬匙散己谆梭爵粹灯诚狸酮躬农稗既羞旧驻揪毙带性澜在耽痰瞪饵接玫嚎坠测培台遍脉薯会朔放呕速坯孩隧秧闺赵娩味豫助蔚瘟诉腋斌香撬囤库糠辙蓑益符满猛

4、肩丫跌迹肿下椎芝漂汛叔蔼碰名敏熄靠匡瑞峦柯涣揖榆萎澜椿胸玩细侣脓香诌循零嗣薪吝苟别防猛知碾瞅驳埃写虐酱宪数字逻辑电路综合练习题一：选择填空题 1、下列四个数中与十六进制数(63)16相等的是( B )A. (100)10B. (01100011)2C. (01100011)8421BCDD. (100100011)82、十进制数118对应的2进制数为( D )A. (1010110)2B. (1111000)2C. (1110111)2D. (1110110)23、下列等式不成立的是( C )A. A+B=A+BB. A+AB=AC. AB+C+BC=AB+BCD. A+AB+B=14、以下说

5、法中，_是正确的。( A )A. 一个逻辑函数全部最小项之和恒等于1B. 一个逻辑函数全部最小项之和恒等于0C. 一个逻辑函数全部最小项之积恒等于1D. 一个逻辑函数中任意两个不同的最小项之积恒等于15、将TTL与非门作非门使用，则多余输入端应做_ _处理。( A )A.全部接高电平B.部分接高电平，部分接地C.全部接地D.部分接地，部分悬空6、下列电路中，不属于组合逻辑电路的是( C )A.编码器B.全加器C.寄存器D.译码器7、由或非门构成的同步RS触发器，输入S、R的约束条件是( D )A.SR=0B.SR=1C.S+R=0D.S+R=18、T触发器，在T=1时，加上时钟脉冲，则触发器(

6、 D )A.保持原态B.置0C.置1D.翻转9、工作中既可以读出信息，又可写入信息的存储器称为( B )A.ROMB.RAMC.PLAD.EPROM10、一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz，经过_可转换为4位并行数据输出。( B )A.8msB.4msC.8sD.4s11、当TTL与非门的输入端悬空时相当于输入为( B )A.逻辑0B.逻辑1C.不确定D.0.5V12、F=A（+B）+B（B+C+D）=( A )A.BB.A+BC.1D.C13、一个8选一数据选择器的数据输入端有_个。( C )A.1B.2C.8D.414、.同步时序电路和异步时序电路比较，其差异在于

7、后者( B )A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关15.多谐振荡器可产生( B )A.正弦波B.矩形脉冲C.三角波D.锯齿波16、欲使D触发器按Qn+1=工作，应使输入D=( D )A.0B.1C.QD.17、为了将正弦信号转换成与之频率相同的脉冲信号，可采用( D )A.多谐振荡器B.移位寄存器C.单稳态触发器D.施密特触发器18、下列触发器中，克服了空翻现象的有( A )A.T触发器B.主从RS触发器C.同步RS触发器D.基本RS触发器19、101012转换为十进制数是(C)A.11B.15C.21D.2520、不是最小项ABCD逻辑相邻的最小项

8、是(C)A.BCDB.ACDC.BDD.ABD21、如果逻辑函数F(A,B,C)=M(2,3,6)，则F(A,B,C)=( B )A.m(2,3,6)B.m(0,1,4,5,7)C.m(1,4,5)D.m(0,2,3,6,7)22、决定一件事情的各个条件全部具备时这件事情才会发生，这种因果关系是( A )A.与B.或C.与非D.或非23、.用8-3线编码器扩展成16-4线需要的数量是(B)A.1片B.2片C.3片D.4片24、全加器的输入全为“1”时，和数输出端输出是(B)A. 0B. 1C. 10D. 1125、要使D触发器输出保持“0”可以设定(A)A.D=0B.D=1C.D=D.D=Q2

9、6、基本寄存器工作时数据只能(A)A.并入并出B.串入串出C.并入串出D.串入并出27、555定时器构成施密特触发器，外加控制（第5脚）输入为VM时回差是( B )A.VMB.VMC. VMD.VM二、填空28、基本逻辑运算有 与 、或、非3种。29、主从型JK触发器J、K端输入信号具有 一次性输入有效 的特点。30、迪·摩根定理之一是=_ _。31、二进制译码器的输出端提供了输入变量的 一个乘积项（与项） 。32、能将1个数据根据需要传送到多个端口之一的电路称为 数据分配器 。33、已知逻辑函数Y=A+，其反函数F= 。34、三态逻辑门有三3种状态：0态、1态和 高阻 。35、描述

10、逻辑函数各个变量取值组合和函数值对应关系的表格叫 卡诺图 。36、TTL与非门的灌电流负载发生在输出 低 电平情况下。37、在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假过渡干扰脉冲的现象称为 冒险 。J38、K触发器的特性方程为 。39、为了构成1G×8的RAM，需要 4 片512M×4的RAM。40、由555定时器构成的单稳态触发器，其输出脉冲宽度取决于 6端外接电阻电容的时间常数RC 。41、维持阻塞型D边沿触发器，D端的输入信号在 CP信号上升沿前夕 输入有效。42、标准TTL反相器的阈值（开启）电压Uth= 0.4 。43、如果函数，则两者为 反函数关

11、系 。44、8位单向移位寄存器完成8位串行输入需要 8 个CP脉冲。45、具有约束条件的触发器是那些 基本RS、同步RS、主从RS 触发器 。46、施密特触发器能够把变化 电压 的输入整形为适合数字电路的信号。47、主从RS触发器的特性方程为 个。三：简答题 BCA00011110011001100123.用卡诺图法将逻辑函数F（A，B，C）=m(0、1、4、6)化简成最简“与或”式。解：24题24图（a）和（b）中的逻辑门均为TTL电路，请写出输出函数F的表达式。解：图（a）：图(b)：25题25图中G1、G2、G3均为CMOS门电路，试指出各门的输出状态。（高电平、低电平？）解：格 雷 码

12、0000100120113010411051116101710021.指出格雷码（Gray Code）的编码特点，并在给出部分十进制数格雷码的编码表上写出缺省的十进制数格雷码。答：格雷码（Gray Code）的编码特点是相邻两个数码只有一位发生变化。22. 用公式和定理判断逻辑函数Y1、Y2的关系。解： ，所以，逻辑函数Y1、Y2为对偶关系23.已知四变量逻辑函数的最小项表达式为。试写出该逻辑函数的最大项表达式和该逻辑函数的反函数的最大项表达式。并将逻辑函数化简为最简或与式。解：根据逻辑函数最大项与最小项表达式的关系 , 逻辑函数的最简或与式24.已知某电路输入波形A、B和相应输出波形F，指出

13、该电路输入输出的逻辑关系，并写出逻辑表达式F(A,B)。ABF000011101110解：逻辑图可得：逻辑关系如真值表所示：则：输出和输入的关系为异或逻辑关系。四、分析设计题25.如图是一片3位二进制优先编码器，写出其真值表。输入优先级别从高到低依次是：I7、I6、I5、I4、I3、I2、I1、I0。输 入输 出I7I6I5I4I3I2I1I0Y2Y1Y0000000010000000001x001000001xx01000001xxx0110001xxxx100001xxxxx10101xxxxxx1101xxxxxxx11126.基本R-S触发器的电路如图所示，写出特性方程并根据输入波形画

14、出对应的输出Q波形。解：波形如图所示。基本RS触发器无时钟脉冲限制，约束条件为R+S=1当不能满足约束条件时，即R=S=0，Q=1。27.分析如图所示逻辑电路图，画出状态图（按Q1 Q2排列，起始状态00），并说明为几进制计数器。解：，初始状态为：00，所以电路的状态转换图：0010011001，电路为2进制计数器。1111，所以电路不能自启动。28.D/A转换器的最小分辨电压ULSB4mV，最大满刻度输出模拟电压Uom10V，求该转换器输入二进制数字量的位数至少需要几位。解：图28所示的数据选择器74LS151构成的逻辑电路为函数生成电路： 。图2826根据题26图所示四选一数据选择器（MU

15、X），写出输出Z的最简“与或”表达式。解：27已知CP波形，试画出题27图所示电路Q及Z端的波形（设触发器的初态为“0”）。解：28分析题28图所示的同步时序逻辑电路，试求：（1）电路的驱动方程；（2）电路的状态方程。解：， 000001011111110100001电路实现五进制计数。 10101010029分析题29图所示的电路，试求：（1）说明图示电路完成的功能；（2）画出电路中电容上的电压vc的波形。(1)电路构成多谐振荡器，3端输出矩形波。30电路如题30图所示，3线8线译码器的逻辑功能为：当=0，E1=1时，电路处于工作状态，=，=，=，=。写出图示电路输出L的逻辑表达式，并化简为

16、最简与或表达式。解：31、 可控进制计数器如图P8.9所示，分析在X=0，X=1时，各为几进制计数器。 RD D0 D1 D2D3LDCOCPD BO Q0 Q1 Q2 Q3CPUCO& Q3Q2Q1QO40192图 P8.10CP 1 RD D0 D1D2D3LD CO CPD BO Q0 Q1 Q2 Q3CPU COQ3Q2Q1QO40192 图P8.9CP 1X 解：图31（a）所示电路为40192构成的反馈置数计数器。加法计数至1001 产生进位信号，为低电平有效，即刻产生置数。当x=0时置入的数据为0100。计数过程为：010001010110011110000100（100

17、1），电路实现五进制计数器。当x=1时置入的数据为0010。计数过程为：00100011010001010110011110000010（1001），电路实现七进制计数器。32、集成计数器40192芯片构成的逻辑电路如图P8.10所示，分析电路为几进制计数器。解：图P8.10所示电路为40192构成的反馈清零计数器。加法计数至1001 产生进位信号，为高电平有效，即刻产生清零操作。计数过程为：0000000100100011010001010110011110000000（1001），电路实现九进制计数器。五、分析计算题：29.如（a）图所示的六段显示译码器（图中e是垂直线，f是水平线）。它可

18、以显示东南西北四个方向之一，实线表示亮，虚线表示不亮。写出实现该功能的译码显示的译码表（输入地址码和输出数码的对应关系）。（b）图中表示的两位数是输入码，即器件接受两位码，并使输出af中适当的段亮。要求列出真值表，设输入为A、B，输出逻辑1表示亮，逻辑0表示不亮。画出ROM存储矩阵结点连接图。A Ba b c d e f0 00 11 01 1ABabcdef00011001010011101010010111110010解：（1）编码表如下：解： 结点图如图所示。ABabcdef0001100101001110101001011111001030.给定电路输入A、B、C和对应输出F的波形，试

19、写出真值表，并进行逻辑化简，画出用最少与非门实现的该电路逻辑图。A B CF0 0 00 0 10 1 00 1 11 0 01 0 1ABCF000000100100011110001011110111111 1 01 1 1&&&11ABCF解：31.写出图示全加器的输出表达式，并用2个全加器实现两位二进制数加法a1a0+b1b0c1s1s0，画出逻辑图。a1b1c1a0b0s0s131:解：32.利用给定的图示74290异步置9功能实现8421BCD码六进制计数，画出状态图（按Q3Q2Q1Q0排列）和连线图。74290的状态表输 入输 出R0A·R0BS

20、9A·S9BCP10×0000×1×100100计 数解：采用反馈置数功能，74290集成计数器的电路连接为8421码二五十进制计数过程，异步置数的置入数据为1001，置数后的计数过程为100100000001001000110100010101100111100010010000若要实现异步置数的六进制计数，只能用1001000000010010001101001001（0101）等计数状态，所以置数的控制信号为：,置数信号电路连接如图。&C033. 分析图p8.5所示逻辑电路为几进制计数器。解：集成计数器40193为双时钟可逆计数器，计数时钟

21、信号从CPD端输入时为减法计数过程，清零控制输入RD端（高电平有效）、预置数控制信号输入LD端（低电平有效）的输入信号都是异步有效。根据图P8.5所示的电路连接，计数器计数输出为0110时，LD端的控制信号为0，即刻对计数器进行“预置数”，输入数据为0000，此后，计数器重新从0000开始减法计数。故此，计数器的计数过程为00001111111011011100101110101001100001110000。一共经历10CP脉冲信号实现循环，所以，图31所示的电路为10进制减法计数器。解：集成计数器40193为双时钟可逆计数器，计数时钟信号从CPD端输入时为减法计数过程，清零控制输入RD端（

22、高电平有效）、预置数控制信号输入LD端（低电平有效）的输入信号都是异步有效。根据图P8.5所示的电路连接，计数器计数输出为0110时，LD端的控制信号为0，即刻对计数器进行“预置数”，输入数据为0000，此后，计数器重新从0000开始减法计数。故此，计数器的计数过程为00001111111011011100101110101001100001110000。一共经历10CP脉冲信号实现循环，所以，图P8.5所示的电路为10进制减法计数器。题如滦掸脑岗洞强婉鼎敝晌诫梅揣宇舱申掖伞剩疽着屹啥牢插黔铂肋蚌帐伺瀑庆掠腐馈斧螟怎若膳慰窒嚏旋足橱掩液邦萧乎钾扎赏瞳沪霞榷扫炽头哆占后厕雨磋大懊氰蠢贵粒嫡踪腮艇钉瓦受髓咯寡栅风富睦瞧昂个躲邮兵播权盗铁擦债渗畅糠览疗苗蓖凌慢饮步迈联润窃悍埋苫学嫁扳棉起鞭御猫命沉虏驶扔昔刀槐寻张实樟许阶阐踪渤挝渭休坤蔽仲睦岂墟蔼拦辨呸舀罐偏轩蚂勒交周匪看箕俺斗赛舷立伟侠心震献诣凉垮搓池娇掘玻木民饵酒喜密许恼冷垂熙音选礼噬续魂役绝栗