《集成电路设计原理》试卷及答案(共8页)

1、精选优质文档-倾情为你奉上电科集成电路原理期末考试试卷一、填空题1.（1分） 年，第一次观测到了具有放大作用的晶体管。2（2分）摩尔定律是指 。3.集成电路按工作原理来分可分为 、 、 。4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。5.（4分）MOSFET可以分为 、 、 、 四种基本类型。6.（3分）影响MOSFET阈值电压的因素有： 、 以及 。7.（2分）在CMOS反相器中，Vin，Vout分别作为PMOS和NMOS的 和 ； 作为PMOS的源极和体端， 作为NMOS的源极和体端。8（2分）CMOS逻辑电路的功耗可以分为 和 。9.（3分）下图的传输门阵列中,

2、各管的阈值电压，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y1= V，Y2= V，Y3= V。10.（6分）写出下列电路输出信号的逻辑表达式：Y1= ；Y2= ；Y3= 。二、画图题：（共12分）1（6分）画出由静态CMOS电路实现逻辑关系的电路图，要求使用的MOS管最少。2.（6分）用动态电路级联实现逻辑功能,画出其相应的电路图。三、简答题：（每小题5分，共20分）1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？3.简述静态CMOS电路的优点。4.简述动态电路的优点和存在的问题

3、。四、分析设计题：（共38分1.（12分）考虑标准0.13 CMOS工艺下NMOS管，宽长比为W/L=，栅氧厚度为，室温下电子迁移率，阈值电压=0.3V,计算V、V和0.9V时的大小。已知：，。2（12分）如图所示，M1和M2两管串联，且，请问： 1) 若都是NMOS，它们各工作在什么状态?2) 若都是PMOS，它们各工作在什么状态?3) 证明两管串联的等效导电因子是。3（14分）设计一个CMOS反相器，要求在驱动10fF外部负载电容的情况下，输出上升时间和下降时间都不能大于40ps，并要求最大噪声容限不小于0.55V。针对0.13工艺，已知：,，ln14.33=2.66，ln14=2.64。

4、专心-专注-专业集成电路原理期末考试试卷 参考答案一、填空题：（共30分）1（1分）19472（2分）集成电路中的晶体管数目（也就是集成度）大约每18个月翻一番3（3分）数字集成电路，模拟集成电路，数模混合集成电路4（4分）曝光，显影，坚膜，刻蚀5（4分）增强型NMOS，耗尽型NMOS，增强型PMOS，耗尽型PMOS6（3分）栅电极材料，栅氧化层的质量和厚度，衬底掺杂浓度7（2分）栅极，漏极，VDD，GND8（2分）动态功耗，静态功耗9（3分）4，3，210（6分），二、画图题：（共12分）1（6分） 2（6分） 三、简答题：（每小题5分，共20分）1答：n阱CMOS的制作工艺流程：1.准备硅

5、片材料；2.形成n阱；3.场区隔离；4.形成多晶硅栅；5.源漏区n+/p+注入；6.形成接触孔；7.形成金属互连；8.形成钝化层。n阱的作用：作为PMOS管的衬底，把PMOS管做在n阱里。2答：场区氧化的作用：隔离MOS晶体管。 LOCOS工艺的缺点：会形成鸟嘴，使有源区面积比版图设计的小。 更好的隔离方法：浅槽隔离技术。3答：1.是一无比电路,具有最大的逻辑摆幅；2.在低电平状态不存在直流导通电流；3.静态功耗低；4.直流噪声容限大；5.采用对称设计获得最佳性能。4答：动态电路的优点：1.减少了MOS管数目，有利于减小面积；2.减小了电容，有利于提高速度；3.保持了无比电路的特点。动态电路存

6、在的问题：1.靠电荷存储效应保存信息，影响电路的可靠性；2.存在电荷分享、级联、电荷泄漏等问题；3.需要时钟信号控制，增加设计复杂性。四、分析设计题：（共38分）1（12分）解：计算MOSFET导电因子： 4分当V(>=0.3V)、V(<)时，NMOS管处于线性区，线性区电流为： 4分当V(>=0.3V)、V(>)时，NMOS管处于饱和区，饱和区电流为： 4分2（12分）解：1) 设中间节点为C。分析知当电压满足VB < VG - VT < VA时，在电路达到稳态之后，M1和M2都导通。于是对M1而言，有，即 Vc < VG -VT。又VG - VT < VA，即，故M1工作于饱和区。而对M2而言，有，故M2工作于线性区。 3分 2) 依据NMOSFET和PMOSFET的电压反转对称性知，若两管都是PMOSFET，则M1工作于线性区，M2工作于饱和区。 3分 3) 取一例证明。以此题中的NMOSFET和给定的偏压为例，两个NMOS管等效为一个NMOS管后，依VB < VG - VT < VA知该等效管应工作于饱和区。故对M1、M2和等效管Meff有：则有 由 知： 即Keff = K1 K2