第5章触发器1

1、第第5章章 触发器触发器两个基本特点：两个基本特点： 1. 具有两个能自行保持的稳定状态具有两个能自行保持的稳定状态：用来表示逻：用来表示逻辑状态辑状态0和和1或二进制数的或二进制数的0和和1； 2. 在触发信号的操作下，根据不同的输入信号可在触发信号的操作下，根据不同的输入信号可以置成以置成0或或1状态状态。5.1 概述概述功能：功能：能够存储能够存储1 1位二值信号的基本单元电路统称为位二值信号的基本单元电路统称为触发器触发器(Flip-Flop)(Flip-Flop)，是具有记忆功能的基本逻辑单，是具有记忆功能的基本逻辑单元。元。触发方式：电平触发、脉冲触发和边沿触发等触发方式：电平触发

2、、脉冲触发和边沿触发等控制方式：控制方式：SR触发器、触发器、JK触发器、触发器、T触发器、触发器、D触发器等触发器等存储数据：静态触发器和动态触发器存储数据：静态触发器和动态触发器触发器的分类：触发器的分类：一、电路结构与工作原理：一、电路结构与工作原理：5.2 SR锁存器锁存器或非门：或非门：一个输入端固一个输入端固定，输出将随另一个输定，输出将随另一个输入端的改变而改变。入端的改变而改变。门电路不具备记忆功能门电路不具备记忆功能反相器反相器用用G2门将门将vO1反相，并接反相，并接G1的另一个输入端；则的另一个输入端；则vI1信号消失，信号消失，vO1和和vO2的的高、低电平也能保持。高

3、、低电平也能保持。 1010SR锁存器锁存器 SR锁存器锁存器：是各种触发器的基本组成部分，有两：是各种触发器的基本组成部分，有两个能自行保持的稳定状态。个能自行保持的稳定状态。 SD、RD为输入端，定义输出端的为输入端，定义输出端的Q=1、Q=0为锁为锁存器的存器的1状态，状态，Q=0、Q=1为锁存器的为锁存器的0状态状态。SR锁存器锁存器原理图原理图符号符号输入输入SD=1, RD=0时时1001输出：输出：1状态状态Q=1、Q=0，输出保持，输出保持1状态状态在在SD=1信号消失以后，信号消失以后，0SD称为称为置位端置位端或置或置1输入端输入端.输入输入SD=0 , RD=1时时100

4、1 0输出：输出：0状态状态Q=0、Q=1，输出保持，输出保持0状态状态在在RD=1信号消失以后，信号消失以后，RD称为称为复位端复位端或置或置0输入端输入端.输入输入SD=0 , RD=0时时0010QQ若原状态输出：保持输出：保持1状态状态输出：保持输出：保持0状态状态01QQ若原状态010101000101101100输出全是输出全是0 当当RD=SD=1时时, Q 、Q 违背互补输出的原则违背互补输出的原则, 故不允故不允许输入许输入RD、SD同时为同时为1，有，有约束条件约束条件SDRD=0。若若SD先回先回0Q=0、 Q=1若若RD先回先回0Q=1、 Q=00110 当当RD、SD

5、输入的高电平信号同时消失时，将无法确输入的高电平信号同时消失时，将无法确定输出端的下个状态。定输出端的下个状态。输入输入RD=1, SD=1时时11或非门组成的或非门组成的SR锁存器的特性表锁存器的特性表含有状态变量含有状态变量的真值表叫做的真值表叫做特性表（或功特性表（或功能表）能表）。00000011100110110100011011001110*QQRSDD次态（也次态（也记做记做Qn+1）初态（也初态（也记做记做Qn）保持保持置置1置置0不允许不允许1010SR锁存器也可以用与非门构成锁存器也可以用与非门构成*QQRSDD 0 101 0 1110110SR锁存器也可以用与非门构成锁

6、存器也可以用与非门构成*QQRSDD 0 101 0 111 1 000 1 01011SR锁存器也可以用与非门构成锁存器也可以用与非门构成*QQRSDD 1 100 0 101 0 111 1 000 1 0101011SR锁存器也可以用与非门构成锁存器也可以用与非门构成*QQRSDD 1 100 0 101 0 111 1 000 1 01001 1 111与非门与非门SR锁存器的约束条件：锁存器的约束条件： RD+SD =1即即 RDSD =0 。0011SR锁存器也可以用与非门构成锁存器也可以用与非门构成*QQRSDD 0 001 0 011 1 100 1 111 0 101 0 1

7、11 1 000 1 010信号输入端为信号输入端为低电平低电平有效。有效。 输入端用输入端用SD，RD表示。图表示。图形符号中带有小圆圈。形符号中带有小圆圈。00010011100010100101011111001111*QQRSDD保持保持置置1置置0不允许不允许SR锁存器的动作特点：锁存器的动作特点：输入信号能直接改变输出端的输入信号能直接改变输出端的状态；状态；因此，也把因此，也把SD（或（或SD）称作称作直接置位端直接置位端，RD（或（或RD）称作称作直接复位端直接复位端；将这个电路称为；将这个电路称为直接置直接置位、复位锁存器位、复位锁存器( (Set-Reset Latch)

8、)。反映锁存器输入信号取值和状态之反映锁存器输入信号取值和状态之间对应关系的图形称为间对应关系的图形称为波形图波形图。SR锁存器的特点锁存器的特点（1）锁存器的次态不仅与输入信号状态有关，）锁存器的次态不仅与输入信号状态有关，而且与锁存器的初态有关。而且与锁存器的初态有关。（2）电路具有两个稳定状态，但它的置）电路具有两个稳定状态，但它的置0或置或置1操作是由输入的置操作是由输入的置0或置或置1信号直接完成的，不需信号直接完成的，不需要触发信号触发。要触发信号触发。（3）对输入信号有约束条件：）对输入信号有约束条件：RDSD=0。 又称为又称为同步同步SR触发器触发器，G1、G2组成组成SR锁

9、存器锁存器, ,G3、G4组成输入控制电路。组成输入控制电路。一、电平触发一、电平触发 SR触发器的电路结构触发器的电路结构 CLK为触发信号的输入端，为触发信号的输入端，通常称触发信号为通常称触发信号为时钟时钟信号（信号（CLOCK）。5.3 5.3 电平触发的触发器电平触发的触发器 CLK=0=0时，时，G3 3、G4 4门被封锁，门被封锁，S、R不会影响输出状不会影响输出状态，故触发器态，故触发器维持原状态不变维持原状态不变。110 CLK=0=0时，时，G3 3、G4 4门被封锁，门被封锁，S、R不会影响输出状不会影响输出状态，故触发器态，故触发器维持原状态不变维持原状态不变。 CLK

10、=1=1时，时，G3、G4 相当于反相器，相当于反相器，S、R通过通过G3、G4反相加到反相加到与非门锁存器与非门锁存器上，输出端状态上，输出端状态跟随输入信号的跟随输入信号的变化而改变变化而改变。将将CLK的这种控制方式称为电平触发方式的这种控制方式称为电平触发方式。SR1 图形符号：图形符号：C1表示编号为表示编号为1 1的一个的一个CLKCLK控制信号。控制信号。1S和和1R表示受表示受C1控制的两个输入信号，只有在控制的两个输入信号，只有在C1为为有效电平时有效电平时, ,1S和和1R信号才起作用。输入端处没有小信号才起作用。输入端处没有小圆圈表示圆圈表示CLK高电有效，有小圆圈则低电

11、平有效。高电有效，有小圆圈则低电平有效。特性表特性表0XX000XX11*QQRSCLK10011二、工作原理二、工作原理特性表特性表0XX000XX111000010011*QQRSCLK10011特性表特性表0XX000XX111000010011*QQRSCLK10110特性表特性表0XX000XX1110000100111100111011*QQRSCLK10110特性表特性表0XX000XX1110000100111100111011*QQRSCLK11001特性表特性表0XX000XX11100001001111001110111010010110*QQRSCLK11001特性表特

12、性表0XX000XX11100001001111001110111010010110*QQRSCLK11100特性表特性表0XX000XX111000010011110011101110100101101110全11111全1*QQRSCLK11100 约束条件约束条件SR=0=0。否则当。否则当S、R同时同时由由1 1变为变为0 0，或者，或者S= =R=1=1时时CLK回到回到0 0，触发器，触发器的次态将无法确定。的次态将无法确定。 在在CLKCLK信号到来之前将触发器置成指定状态：信号到来之前将触发器置成指定状态：异步置异步置位位( (置置1)1)输入端输入端SD和异步复位和异步复位(

13、 (置置0)0)输入端输入端RD，可立即可立即将触发器置将触发器置1 1或置或置0 0，不受时钟信号的控制。，不受时钟信号的控制。 低电平有效，正常工作时应使其无效低电平有效，正常工作时应使其无效( (处于高电平处于高电平) )。 注意：用注意：用SD或或RD将触发器置将触发器置1或置或置0应当在应当在CLK=0的的状态下进行。状态下进行。否则低电平消失后预置的状态不一定能保否则低电平消失后预置的状态不一定能保存下来。存下来。三、电平触发三、电平触发 SR触发器的动作特点触发器的动作特点（1）只有当）只有当CLK为有效电平时，触发器才能接受输入为有效电平时，触发器才能接受输入信号信号，并按照输

14、入信号将触发器的输出置成相应的状，并按照输入信号将触发器的输出置成相应的状态态。 CLK=1的全部时间里的全部时间里S和和R状态的变化都可能引起触状态的变化都可能引起触发器输出端状态的变化，因此在同一个发器输出端状态的变化，因此在同一个CLK高电平期高电平期间输入信号的多次改变，可能引起输出端状态的多次间输入信号的多次改变，可能引起输出端状态的多次改变，改变，降低了电路的抗干扰能力降低了电路的抗干扰能力； CLK0时输出状态保持不变，与时输出状态保持不变，与SR锁存器相比，锁存器相比，电平触发的触发器对状态的转变增加了时间控制。电平触发的触发器对状态的转变增加了时间控制。（2） S 、 R之间

15、有约束。之间有约束。不能允许出现不能允许出现S 和和R同时为同时为1的情况，否则可能会使触发器处于不确定的状态。的情况，否则可能会使触发器处于不确定的状态。例：已知电平触发例：已知电平触发SR触触发器的输入信号波形如下发器的输入信号波形如下图，试画出图，试画出Q、Q端的电端的电压波形。设触发器的初态压波形。设触发器的初态为为Q=0=0。 为了适应单端输入信号的场合为了适应单端输入信号的场合, ,有时把电平触发有时把电平触发SR触发器作成触发器作成S= =D、R= =D的形式，构成电平触发的形式，构成电平触发D触发器触发器。四、电平触发的四、电平触发的D触发器触发器功能表功能表*QQDCLK10

16、001010110111110X000X11CMOS电平触发电平触发D触发器触发器 CLK=1时时，TG1导导通通TG2截止，截止，Q= D。G1输入电容的存储效输入电容的存储效应，短时间内应，短时间内G1输入输入端仍然保持为端仍然保持为TG1截止截止前瞬间的状态，同时前瞬间的状态，同时G1、G2和和TG2形成了形成了状状态自锁的闭合回路态自锁的闭合回路，所以所以Q和和Q的状态被保的状态被保存了下来。存了下来。 CLK=0后后，TG1截止截止TG2导通。导通。 因为因为CLK有效期间，有效期间，输出与输入的状态保持相输出与输入的状态保持相同，所以这个电路又称为同，所以这个电路又称为“透明的透明

17、的D型锁存器型锁存器”。例：电平触发例：电平触发D触发器的触发器的CLK和输入端和输入端D的电压波形如的电压波形如图所示，试画出图所示，试画出Q和和Q端的电压波形。假定触发器初态端的电压波形。假定触发器初态Q=0。说明说明 CLK=1=1期间期间, ,若输入信若输入信号号多次发生变化多次发生变化，则触发器状态将则触发器状态将多次翻转多次翻转，从而，从而降低了电路的抗降低了电路的抗干扰能力。干扰能力。电平触发电平触发SR触发器和触发器和D触发器的不足触发器的不足: : 输入有输入有约束条件约束条件, , 存在在同一个存在在同一个CLKCLK有效电平期间输有效电平期间输出状态多次出状态多次翻转的现

18、象翻转的现象。 1. 1.电路结构：由两个相同的电平触发电路结构：由两个相同的电平触发SR触发器组触发器组成，主从成，主从CLK信号的信号的相位相反。相位相反。 为了提高触发器工作的可靠性，希望在每个为了提高触发器工作的可靠性，希望在每个CLK周期周期里输出端的状态里输出端的状态只能改变一次只能改变一次。故设计出脉冲触发的触。故设计出脉冲触发的触发器。发器。一、主从一、主从SR触发器触发器5.4 脉冲触发的触发器脉冲触发的触发器2.2.工作原理工作原理（1）CLK=1时主触发器:CLK=1,工作从触发器:CLK=0，保持（2）CLK由高变低后由高变低后从触发器:CLK=1，工作，根据主触发器输

19、出的状态进行翻转。结论：结论：因此在因此在CLK的一个变化周期中，触发器输出端的一个变化周期中，触发器输出端的状态只可能改变一次。的状态只可能改变一次。主触发器:CLK=0，保持 CLK=1=1时，时，主触发器将被置主触发器将被置1 1，从触发器保持。，从触发器保持。 CLK回到低电平以后，回到低电平以后，CLK=1，主触发器保持，主触发器保持，从触发器工作，它的输入从触发器工作，它的输入SS= =Qm=1 1、RS=Qm=0 0，因而，因而输出也被置成输出也被置成1 1状态。状态。10110100011） S=1、R=0时时 CLK=1=1时，时，主触发器将被置主触发器将被置0 0，从触发器

20、保持。，从触发器保持。 CLK回到低电平以后，回到低电平以后，主触发器保持，从触发器工主触发器保持，从触发器工作，它的输入作，它的输入SS= =Qm=0 0、RS=Qm=1 1，因而输出也被置，因而输出也被置成成0 0状态。状态。01101010012） S=0、R=1时：时： CLK为为1 1时，时，主触发器保持。主触发器保持。 CLK回到低电平以后，回到低电平以后，由于输入不变，所以从触由于输入不变，所以从触发器的输出也保持原来的状态。发器的输出也保持原来的状态。0011010100013） S=0、R=0时时: CLK为为1 1时，时，主触发器的输出被置为全主触发器的输出被置为全1 1。

21、 CLK回到低电平以后，回到低电平以后，从触发器的输出也被置为从触发器的输出也被置为全全1.1.11111110014） S=1、R=1时时:表示表示CLK高电平有效高电平有效的的脉冲触发特性脉冲触发特性,输出状态输出状态的变化发生在的变化发生在CLK脉冲脉冲的的下降沿；下降沿；保持保持置置1置置0不允许不允许 当当CLK以以低电平低电平为有效信号时，在触为有效信号时，在触发器符号的发器符号的CLK输入输入端加有端加有小圆圈小圆圈，输出，输出状态的变化发生在状态的变化发生在CLK脉冲的脉冲的上升沿上升沿。 表示延表示延迟输出迟输出例：主从例：主从SR触发器的触发器的CLK、S和和R的电压波形如

22、下图，的电压波形如下图，试画出试画出Q和和Q端的电压波形。设触发器初态端的电压波形。设触发器初态Q=0=0。方法方法:先确定先确定Qm、Qm，再确定再确定Q、Q注意：注意：在第六个在第六个CLK高电平期高电平期间，间，Qm和和Qm的状态改变了两的状态改变了两次，但输出端的状态并不改变。次，但输出端的状态并不改变。主从主从SR触发器动作特点总结：触发器动作特点总结： 1.主从SR触发器克服了克服了CLK=1=1期间触发器输出期间触发器输出状态可能多次翻转的问题状态可能多次翻转的问题。但由于主触发器本身是电平触发SR触发器，所以在CLK=1期间Qm和Qm的状态仍然会随S、R状态的变化而多次改变，而

23、且输入信号仍须遵守约束条件SR=0。 2.主从SR触发器为脉冲触发。高电平准备；下降沿翻转。 功能更完善，出现功能更完善，出现S= =R=1=1时，状态也确定的触发器。时，状态也确定的触发器。1、结构特点、结构特点 将主从将主从SRSR触发器的触发器的Q、Q端作为一对端作为一对附加控制信号，附加控制信号，接回到输入端接回到输入端。为表示与主从。为表示与主从SR触发器逻辑功能上触发器逻辑功能上的区别，用的区别，用J、K表示信号输入端，这种结构的电路表示信号输入端，这种结构的电路称为称为主从主从JK触发器触发器。二、主从二、主从JK触发器触发器10100112、工作原理、工作原理10 ，“主”若Q

24、1, 1“主”保持若Q1后，“从”clk时，则若10, 1) 1 (clkKJQm、Qm受受CLK、J、K和反和反馈线上的信号共同影响。馈线上的信号共同影响。011010101，“主”Q00，“主”保持Q0后，“从”clk时，则若11, 0)2(clkKJ000110“主”保持01*QQ后，“从”保持clk时，则若10)3(clkKJ时，则若11)4(clkKJ0, 1 则“主”置若Q)(*Qclk后，“从”1110010110101Q*=Q时，则若11)4(clkKJ0, 1 则“主”置若Q1, 0 则“主”置若Q0后，“从”clk1后，“从”clk111001010101JK触发器的特性表

25、触发器的特性表 某些集成触发器产品具有多输某些集成触发器产品具有多输入端，此时，入端，此时，J1和和J2、K1和和K2是是与与的关系。的关系。保持保持置置1置置0翻转翻转 例：在主从例：在主从JK触发器电路中，触发器电路中，CLK、J、K的波形图如的波形图如下，试画出下，试画出Q、Q端对应的电压波形。设初态为端对应的电压波形。设初态为Q=0=0。(2)(2)主触发器本身仍是一个电平触发主触发器本身仍是一个电平触发SR触发器，所触发器，所以在以在CLK=1=1的全部时间里输入信号都将对主触发器的全部时间里输入信号都将对主触发器起控制作用。因此，起控制作用。因此，CLK下降沿到达时从触发器的下降沿

26、到达时从触发器的状态不一定能按照此刻输入信号的状态来确定。状态不一定能按照此刻输入信号的状态来确定。三、脉冲触发器的动作特点三、脉冲触发器的动作特点(1)(1)触发器翻转为两步动作触发器翻转为两步动作 第一步，在第一步，在CLK=1=1期间主触发器接收输入端的期间主触发器接收输入端的信号，而从触发器保持；信号，而从触发器保持； 第二步，第二步，CLK下降沿到来时从触发器按照主触下降沿到来时从触发器按照主触发器的状态翻转，所以发器的状态翻转，所以Q、Q端状态的改变发生在端状态的改变发生在CLK的下降沿。的下降沿。举例说明：主从举例说明：主从SRSR触发器、主从触发器、主从JKJK触发器触发器主从

27、主从SR触发器：触发器：设设Q=0=0。CLK=1=1时先是时先是S=1=1、R=0=0，然，然后是后是S= =R=0=0，即主触发器先被置，即主触发器先被置1 1，然后保持。若只，然后保持。若只考虑考虑CLK下降沿到达时下降沿到达时S、R的状态，则求出的结果的状态，则求出的结果与实际不符。与实际不符。 结论：若结论：若CLK=1时，输入信号的状时，输入信号的状态发生过多次变化，则态发生过多次变化，则CLK下降沿到下降沿到达时从触发器的状态不一定能按照此达时从触发器的状态不一定能按照此刻输入信号的状态来确定，必须考虑刻输入信号的状态来确定，必须考虑整个整个CLK=1期间里输入信号的变化过期间里

28、输入信号的变化过程才能确定程才能确定附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：11000若若Q=0，G8门的输出将被封锁为高电平门的输出将被封锁为高电平附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：11001若若Q=0，G8门的输出将被封锁为高电平门的输出将被封锁为高电平附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：110011010若若Q=0，G8门的输出将被封锁为高电平门的输出将被封锁为高电平附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：110011011思考：思考：Q=0=0时，时

29、，CLK=1CLK=1期间期间“主主”先被置先被置1 1，然后又输入，然后又输入置置0 0或翻转的信号，则或翻转的信号，则“主主”应为什么状态？应为什么状态？若若Q=0，G8门的输出将被封锁为高电平门的输出将被封锁为高电平01保持不变保持不变附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：110011011若若Q=0，G8门的输出将被封锁为高电平门的输出将被封锁为高电平01在在Q=0=0时主触发器只能接受将状态置时主触发器只能接受将状态置1 1的信号，其的信号，其它输入下主触发器状态都不变它输入下主触发器状态都不变。 同理，在同理，在Q=1=1时主触发器只能接受将输出置

30、时主触发器只能接受将输出置0 0的信号的信号。 附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：10100同理，在同理，在Q=1=1时主触发器只能接受将输出置时主触发器只能接受将输出置0 0的信号的信号。 附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：10110101011010同理，在同理，在Q=1=1时主触发器只能接受将输出置时主触发器只能接受将输出置0 0的信号的信号。 附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：101111010同理，在同理，在Q=1=1时主触发器只能接受将输出置时主触发器只能接受将输出置0

31、 0的信号的信号。 附加控制输入端对主从附加控制输入端对主从JK触发器的影响：触发器的影响：结论：结论：在在CLK=1期间主触发器状态期间主触发器状态只能改变一次只能改变一次，一，一旦改变了就旦改变了就不会再回到原来的状态不会再回到原来的状态 (一次翻转效应一次翻转效应) 。例例:主从主从JK触发器中触发器中,已知已知CLK、J、K的电压波形的电压波形,试画出与之对试画出与之对应的输出端电压波形应的输出端电压波形(初态初态Q=0)。主从主从JK触发器触发器用两个电平触发用两个电平触发D触发器组成的边沿触发器；触发器组成的边沿触发器；维持阻塞边沿触发器；维持阻塞边沿触发器；利用门电路传输延迟时间

32、的边沿触发器。利用门电路传输延迟时间的边沿触发器。边沿触发器主要有：边沿触发器主要有： 边沿触发器边沿触发器即利用即利用CLK边沿触发的触发器，也就是边沿触发的触发器，也就是触发器的次态仅取决于触发器的次态仅取决于CLK信号的上升沿信号的上升沿 或下降或下降沿沿 到达时刻输入信号的状态。到达时刻输入信号的状态。5.5 边沿触发的触发器边沿触发的触发器 为了提高触发器的可靠性，增强抗干扰能力，希望为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于触发器的次态仅仅取决于CLK信号下降沿（或上升沿）信号下降沿（或上升沿）到达时刻输入信号的状态到达时刻输入信号的状态。 形式上也是一种主

33、从结构，由两个电平触发形式上也是一种主从结构，由两个电平触发D触触发器发器FF1和和FF2组成。组成。 原理图原理图主触发器主触发器从触发器从触发器一、用两个电平触发一、用两个电平触发D D触发器组成的边沿触发器触发器组成的边沿触发器2. 工作原理工作原理CLK=0时，时，CLK1=1，因而，因而Q1=D。 CLK2=0，Q2保持保持。010101CLK由低变高，由低变高，CLK1=0，Q1保持为保持为CLK上升沿到达上升沿到达时输入端时输入端D的状态。的状态。CLK2=1，Q2=Q1=CLK上升沿到达时上升沿到达时D的状态的状态。3. 图形符号及特性表：图形符号及特性表： 在图形符号中，用在

34、图形符号中，用CLK输入框处的输入框处的“”表示触发表示触发器为器为边沿触发方式边沿触发方式 。在特性表中，则用。在特性表中，则用CLK一栏里一栏里的的“”表示边沿触发方式，而且是表示边沿触发方式，而且是上升沿触发上升沿触发。(如如果是果是下降沿触发下降沿触发，则应在，则应在CLK输入端加画输入端加画小圆圈小圆圈，并，并在特性表中以在特性表中以“”表示。表示。) 例例: 图中的图中的CMOS边沿触发器中，边沿触发器中，D和和CLK的电压波形的电压波形如图，求如图，求Q端的电压波形。设初态端的电压波形。设初态Q=0。解：由边沿触发器的动作特点可知，触发器的次态仅解：由边沿触发器的动作特点可知，触

35、发器的次态仅取决于取决于CLK上升沿上升沿到达时刻到达时刻D端的状态，即：端的状态，即： D=1 1，Q*=1 1；D=0 0，Q*=0 0。 例例: 图中的图中的CMOS边沿触发器中，边沿触发器中，D和和CLK的电压波形的电压波形如图，求如图，求Q端的电压波形。设初态端的电压波形。设初态Q=0。解：由边沿触发器的动作特点可知，触发器的次态仅解：由边沿触发器的动作特点可知，触发器的次态仅取决于取决于CLK上升沿上升沿到达时刻到达时刻D端的状态，即：端的状态，即： D=1 1，Q*=1 1；D=0 0，Q*=0 0。 输出状态的改变发生在输出状态的改变发生在CLK的的上升沿上升沿（或下降（或下降

36、沿）沿） ，且触发器的，且触发器的次态仅仅取决于次态仅仅取决于CLK上升沿（或上升沿（或下降沿）到达时的输入状态，下降沿）到达时的输入状态，这之前或之后的状态，这之前或之后的状态，对输出没有影响。对输出没有影响。 增强了电路的抗干扰能力。增强了电路的抗干扰能力。4. 边沿触发方式的动作特点：边沿触发方式的动作特点：5.6 触发器的逻辑功能及其描述方法触发器的逻辑功能及其描述方法 按照触发器逻辑功能的不同特点，通常将时钟控制的触发器分为SR触发器、JK触发器、T触发器和D触发器等几种类型。5.6.1 触发器按逻辑功能分类触发器按逻辑功能分类 定义：凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功

37、能者，无论触发方式如何，均称为SR触发器。 电平触发SR触发器、主从SR触发器、维持阻塞SR触发器都属于SR触发器。一、一、 SR触发器触发器0 0 0 00 0 0 00 0 1 10 0 1 10 0 1 1 0 0 0 00 0 1 1 1 1 0 0 1 1 0 0 0 0 1 11 1 0 1 0 1 1 11 11 0 1 0 不定不定1 1 1 1 1 1 不定不定QSR*Q SR锁存器因没有时钟控制信号，故不属于SR触发器。 把特性表中所规定的逻辑关系写成逻辑函数式，则得到*0QS R QSR QSR QSR利用约束条件，化简利用约束条件，化简特性特性方程方程 RQS00011

38、110010 0 0 00 0 0 00 0 1 10 0 1 10 0 1 1 0 0 0 00 0 1 1 1 1 0 0 1 1 0 0 0 0 1 11 1 0 1 0 1 1 10 1 0 0 1 0 不定不定1 1 1 1 1 1 不定不定QSR*Q*0QSR QSR（约束条件）100011状态转换图状态转换图用两个用两个圆圈圆圈分别代表触发器的两个状态，用分别代表触发器的两个状态，用箭头箭头表示状表示状态转换的方向，同时在态转换的方向，同时在箭头旁注明箭头旁注明转换条件。转换条件。(三要素三要素)0 0 0 00 0 0 00 0 1 10 0 1 10 0 1 1 0 0 0 00 0 1 1 1 1 0 0 1 1 0 0