第八章1数字逻辑

1、1 1Chapter 7 Sequential Logic Design Chapter 7 Sequential Logic Design PrinciplesPrinciples( ( 时序逻辑设计原理时序逻辑设计原理 ) ) Latches and Flip-Flops (锁存器和触发器锁存器和触发器 ) Clocked Synchronous State-Machine Analysis (同步时序分析同步时序分析) Clocked Synchronous State-Machine Design (同步时序设计同步时序设计)Digital Logic Design and Appli

2、cation ( (数字逻辑设计及应用数字逻辑设计及应用) )2 2Basic Conceptions (Basic Conceptions (基本概念基本概念) )Combinational Logic Circuit（组合逻辑电路组合逻辑电路）Sequential Logic Circuit（时序逻辑电路时序逻辑电路）State, Finite State Machine （状态状态 、FSM有限状态机有限状态机）Feedback Sequential Circuit（反馈时序电路反馈时序电路）Clocked Synchronous State Machine （时钟同步状态机时钟同步状态

3、机）Mealy型型 和和 Moore型型Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )3 3Latches and Flip-FlopsLatches and Flip-Flops( (锁存器和触发器锁存器和触发器) )Several Concepts (几个概念几个概念)：Clock, Clock Period, Clock Frequency （时钟（时钟、时钟周期、时钟频率时钟周期、时钟频率）A clock signal is Active High (时钟信号高电平有效时钟信号高电平有效)Clock tick,

4、 Duty cycle （触发沿（触发沿、占空比占空比）Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )4 4Latches and Flip-FlopsLatches and Flip-Flops( (锁存器和触发器锁存器和触发器) )Bistable Elements, Metastable Characteristic (双稳态元件、亚稳态特性双稳态元件、亚稳态特性)LatchesLatches（锁存器（锁存器）Flip-FlopsFlip-Flops（ F/F, F/F, 触发器触发器）S-R Latches、D

5、 Latches主从式触发、边沿触发主从式触发、边沿触发D触发器、触发器、T触发器、触发器、J-K触发器、触发器、S-R触发器触发器Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )5 5Clocked Synchronous State-Machine Clocked Synchronous State-Machine Structure (Structure (时钟同步状态机结构时钟同步状态机结构) )下一下一 状状态逻辑态逻辑 F 状态状态 存储器存储器 时钟时钟 输出输出 逻辑逻辑 G 输入输入输出输出 时钟时钟信

6、号信号 激励激励 当前状态当前状态激励方程激励方程驱动方程驱动方程状态方程状态方程转移方程转移方程输出方程输出方程Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )6 6Clocked Synchronous State Machine Clocked Synchronous State Machine Analysis (Analysis (时钟同步状态机分析时钟同步状态机分析) )由电路图确定由电路图确定激励方程激励方程和和输出方程输出方程（组合电路）（组合电路）将激励方程代入触发器特征方程得下一状态将激励方程代入触发

7、器特征方程得下一状态Q* 状态方程（状态方程（转移方程转移方程），时序的），时序的利用状态转移方程利用状态转移方程、输出方程构造输出方程构造状态状态/输出表输出表画出状态图、波形图（可选）画出状态图、波形图（可选）检查电路是否可以自启动检查电路是否可以自启动描述电路功能描述电路功能Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )7 7Clocked Synchronous State Machine Design Clocked Synchronous State Machine Design ( (时钟同步状态机设计时

8、钟同步状态机设计) )根据命题构造状态根据命题构造状态/输出表输出表状态化简（状态最小化）状态化简（状态最小化）状态编码（状态赋值）状态编码（状态赋值）建立转移建立转移/输出表（考虑未用状态的处理）输出表（考虑未用状态的处理）选择触发器作为状态存储器选择触发器作为状态存储器得到激励方程和输出方程得到激励方程和输出方程画逻辑电路图画逻辑电路图Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )8 8Chapter 8 Sequential Logic Design Chapter 8 Sequential Logic Desi

9、gn PracticesPractices ( ( 时序逻辑设计实践时序逻辑设计实践) )SSI Latches and Flip-FlopsSSI Latches and Flip-Flops (SSI (SSI型锁存器和触发器型锁存器和触发器) )MSI Device: Counters, Shift RegistersMSI Device: Counters, Shift Registers (MSI (MSI器件：计数器、移位寄存器器件：计数器、移位寄存器) )Others: Documents, Iterative, Failure and Others: Documents, It

10、erative, Failure and MetastabilityMetastability ( (其它：文档、迭代、故障和亚稳定性其它：文档、迭代、故障和亚稳定性) )Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )9 98.1 8.1 Sequential-Circuit Documentation Sequential-Circuit Documentation Standards (Standards (时序电路文档标准时序电路文档标准) )8.1.1 General Requirements (一般要求一般要

11、求)8.1.2 Logic Symbols (逻辑符号逻辑符号)：Edge-Triggered, Master/Slave Output ( 边沿触发、主从输出边沿触发、主从输出 )Asynchronous Preset (at the Top) and Clear (at the Bottom) ( 异步预置（顶端）、异步清零（底端）异步预置（顶端）、异步清零（底端） )Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )10108.1 8.1 Sequential-Circuit Documentation Sequen

12、tial-Circuit Documentation Standards (Standards (时序电路文档标准时序电路文档标准) )8.1.3 State-Machine Description (状态机描述状态机描述)Word descriptions, State tables, State Diagrams, Transition Lists (文字、状态表、状态图、状态转移列表文字、状态表、状态图、状态转移列表)8.1.4Timing Diagrams and Specifications ( 时序图及其规范时序图及其规范)Digital Logic Design and Appl

13、ication ( (数字逻辑设计及应用数字逻辑设计及应用) )11 11CLOCKHtLtclkt触发器输出触发器输出ffpdtcombt组合电路输出组合电路输出触发器输入触发器输入holdtsetupt建立时间容限建立时间容限setupcomb(max)(max)ffpdclktttt保持时间容限保持时间容限holdcomb(min)min(ffpdttt12128.2 8.2 Latches and Flip-FlopsLatches and Flip-Flops( ( 锁存器和触发器锁存器和触发器) )8.2.1 SSI 8.2.1 SSI Latches and Flip-Flops

14、1Q 1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375D LatchesPRD Q CLK QCLR74x74PRJ Q CLK K QCLR74x109PRJ Q CLK K QCLR74x112Figure 8-3Figure 8-3引脚引脚Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )13138.2.2 Switch Debouncing (8.2.2 Switch Debouncing (开关消抖开关消抖) )+5VSW_LDSWPush(开关闭合开关闭合)SW_LDSWPush(开关闭

15、合开关闭合)First Contact(闭合第闭合第1次接触次接触) ContactBounce(触点触点抖动抖动)SW_LDSWIdeal Case (理想情况理想情况)Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )1414SW_LSW0011SW_LSW0011Push(开关闭合开关闭合)0011SW_LSW0011SW_LSW1100Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )单刀双掷单刀双掷(SPDT,Single-pole, Dou

16、ble-throw)优点优点: 1、使用芯片数少、使用芯片数少; 2、 不需要上拉电阻不需要上拉电阻; 3、可以产生两种极性的输入信号、可以产生两种极性的输入信号. 1515SW_LSWDSWPush(开关闭合开关闭合)Figure 8-5问题：问题：q 为什么不应该同高速为什么不应该同高速CMOSCMOS器件一起使用？器件一起使用？QQLS QR Q+5VDigital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )避免门输出发生瞬时短路避免门输出发生瞬时短路16168.2.4 Bus Holder Circuit8.2.4 Bus

17、 Holder Circuit( (总线保持电路总线保持电路) )三态总线：任何时刻，最多只有一个输出可以驱动总线三态总线：任何时刻，最多只有一个输出可以驱动总线Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )没有没有输出去驱动总线，总线输出去驱动总线，总线“悬空悬空”，会如何？，会如何？造成流入器件输出端的电流过大造成流入器件输出端的电流过大解决办法：接上拉电阻到高电平解决办法：接上拉电阻到高电平问题：上拉电阻阻值的选取？问题：上拉电阻阻值的选取？过大，过大，RC时间常数大，转换时间慢时间常数大，转换时间慢过小，消耗的

18、电流太多过小，消耗的电流太多17178.2.4 Bus Holder Circuit 8.2.4 Bus Holder Circuit ( (总线保持电路总线保持电路) )ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATADigital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )线路由高线路由高/低变为低变为悬空时，悬空时，总线保持原态总线保持原态线路在高线路在高/低间低间转换时，转换时，总线通过电阻总线通过电阻R提供小电流提供小电流1818D

19、 QC QD QC QD QC QD QC QDIN3:0 WRDOUT3:0RD8.2.5 Multibit Registers and Latches8.2.5 Multibit Registers and Latches( (多位锁存器和寄存器多位锁存器和寄存器) )回顾：回顾：锁存器的应用锁存器的应用 多位锁存器多位锁存器寄存器（寄存器（register）共用同一时钟的多个共用同一时钟的多个D 触发器组合在一起触发器组合在一起通常用来存储一组通常用来存储一组相关的二进制数。相关的二进制数。19194-bit Register4-bit Register(4(4位寄存器位寄存器7474x

20、175)x175)6 6位寄存器位寄存器7474x174x174Figure 8-9Figure 8-91D2D3D4DCLKCLR_LDigital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )20208-bit Register8-bit Register7474x374x374（三态输出）三态输出）Figure 8-10Figure 8-10OE输出使能输出使能21217474x377x377（时钟使能）（时钟使能）7474x273x273（异步清零）异步清零）CLK7474x374x374（输出使能）输出使能）2222747

21、4x377x377（Clock Enable, Clock Enable, 时钟使能）时钟使能）ENEN二选一多路复用结构二选一多路复用结构Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )2323寄存器（寄存器（registerregister）和锁存器（和锁存器（latchlatch）有什么区别？有什么区别？ 寄存器：边沿触发特性寄存器：边沿触发特性 锁存器：锁存器：C C有效期间输出跟随输入变化有效期间输出跟随输入变化74x374输出使能输出使能8位寄存器位寄存器74x373输出使能输出使能8位锁存器位锁存器Digi

22、tal Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )24248.4 Counter (8.4 Counter (计数器计数器) )Modulus: The number of states in the cycle （模（模：循环中的状态个数循环中的状态个数）A modulo-m counter, or sometimes, a divide-by-m counter ( 模模m计数器计数器, 又称又称 m分频计数器）分频计数器）Any clock sequential circuit whose state diagramCont

23、ain a Single cycle.(状态图中包含有一个循环的任何时钟时序电路状态图中包含有一个循环的任何时钟时序电路)Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )25258.4 Counter (8.4 Counter (计数器计数器) )An n-bit binary counter (n位二进制计数器位二进制计数器)S1S2S3SmS5S4ENENENENENENENENENENENENENDigital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用)

24、)2626计数器的分类计数器的分类按时钟：同步、异步按时钟：同步、异步按计数方式：加法、减法、可逆按计数方式：加法、减法、可逆按编码方式：二进制、十进制按编码方式：二进制、十进制BCD码、循环码码、循环码计数器的功能计数器的功能计数、分频、定时、产生脉冲序列、数字运算计数、分频、定时、产生脉冲序列、数字运算本节内容本节内容行波计数器、同步计数器行波计数器、同步计数器MSI型计数器及其应用型计数器及其应用二进制计数器状态的译码二进制计数器状态的译码Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )27278.4.1 Ripp

25、le Counters8.4.1 Ripple Counters（行波计数器）（行波计数器）q 利用利用 T T 触发器实现：触发器实现：Q* = QQQT考虑二进制计数顺序：考虑二进制计数顺序：只有当第只有当第 i-1 i-1 位由位由1 10 0时，时，第第 i i 位才翻转。位才翻转。CLKQQTQQTQQTQQTQ0Q1Q2Q3Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )2828CLKQ0Q1Q2CLKQQTQQTQQTQQTQ0Q1Q2Q3速度慢，速度慢，最坏情况，第最坏情况，第n位要经过位要经过 ntTQ

26、 的延迟时间的延迟时间 异步时序异步时序Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )2929Synchronous Binary Up CountersSynchronous Binary Up Counters( (同步二进制加法计数器同步二进制加法计数器) )1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二进制数的末位加在多位二进制数的末位加 1，仅当第仅当第 i 位以下的各位都为位以下的各位都为 1 时，时，第第 i 位的状态才会改变。位的状态才会改变。最低位的状态每次加最低位的状态每次加1都

27、要改变。都要改变。EN QT Qq 利用有使能端的利用有使能端的 T T 触发器实现：触发器实现：Q* = ENQ + ENQ = EN Q通过通过EN端进行控制，端进行控制，需要翻转时，使需要翻转时，使 EN = 1 ENi = Qi-1 Qi-2 Q1 Q0EN0 = ? 1Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )30308.4.2 Synchronous Counter 8.4.2 Synchronous Counter ( (同步计数器同步计数器) )1CLKQ0Q1Q2C如何加入使能端？如何加入使能端？

28、Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )3131Synchronous Counters with Enable InputSynchronous Counters with Enable Input( (有使能端的同步计数器有使能端的同步计数器) )CNTEN低位低位 LSB高位高位 MSB串行使能串行使能Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )3232CNTEN并行使能并行使能高位高位 MSB低位低位 LSBDigital Lo

29、gic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )Synchronous Counters with Enable InputSynchronous Counters with Enable Input( (有使能端的同步计数器有使能端的同步计数器) )3333Synchronous Binary Up CountersSynchronous Binary Up Counters( (同步二进制加法计数器同步二进制加法计数器) )1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二进制数的末位加在多位二进制数的末位加 1，仅当第

30、仅当第 i 位以下的各位都为位以下的各位都为 1 时，时，第第 i 位的状态才会改变。位的状态才会改变。最低位的状态每次加最低位的状态每次加1都要改变。都要改变。对于对于D触发器：触发器：Q* = DDi = (Qi-1 Q1 Q0) QD Q CLK Q= EN Q考虑考虑 T 触发器：触发器：Q* = EN Qq 利用利用 D D 触发器实现：触发器实现：D0 = 1 Q = QDigital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )3434CLKEN同步清零和预置数同步清零和预置数Q0Q1Q2Q3D0D1D2D33535L

31、D_LCLR_LA计数功能的电路计数功能的电路Qi* = (Qi-1 Q1 Q0) QQASynchronous Clear and Load(同步清零和预置数功能同步清零和预置数功能)Figure 8-28Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )36368.4.3 A 4-Bit Binary Counter 8.4.3 A 4-Bit Binary Counter 7474x163 x163 ( (4 4位二进制计数器位二进制计数器) )CLR同步清零同步清零LD同步预置数同步预置数RCO进位输出进位输出EN

32、PENT使能端使能端进位输出清零进位输出清零Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )37378.4.3 A 4-Bit Binary Counter 8.4.3 A 4-Bit Binary Counter 7474x163 x163 ( (4 4位二进制计数器位二进制计数器) )74x163的功能表的功能表01111CLK工作状态工作状态同步清零同步清零同步置数同步置数保持保持保持保持, ,RCO=0计数计数CLR_L LD_L ENP ENT0111 0 1 0 1 174x161异步清零异步清零Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )38387474x163x163工作于自由运行模式时的接线方法工作于自由运行模式时的接线方法Digital Logic Design and Application ( (数字逻辑设计及应用数字逻辑设计及应用) )3939自由运行的自由运行的163163可以用作可以用作2 2、4 4、8 8和和1616分频计数器分频计数器012345678910 11 12 13 14 150Digital Logic Design and Application ( (数字逻辑设计及应用数