利用quatus设计fpga的数字电子钟设计实习报告

1、利用quatus设计fpga的数字电子钟设计实习报告 ：篇一：基于QuartusII的数字时钟的设计 基于QuartusII的数字时钟的设计 摘要 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 数字钟是一种用数字电路实现时、分、秒计时的装置，与机械

2、实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。 在对EDA的课程有了初步的了解并掌握Quartus II软件的初步应用之后，我们决定将课题设置为应用Quartus II软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。 关键词：QuartusII；VHDL；EDA；数字钟 Summary QuartusII is Altera company comprehensive PLD/FPGA development software, support principle diagram, VHDL, VerilogH

3、DL and AHDL design input in the form of embedded own comprehensive device simulators, and can be done from the design input to the hardware configuration of the complete PLD design process. QuartusII allow users to take full advantage of mature modules, simplifies the design complexity, speed up the

4、 design.Good support for third-party EDA tools also allow users to use in the different stages of the design process is familiar with third-party EDA tools. Digital clock is a kind of when using a digital circuit implementation, minutes and seconds timing device, a higher accuracy compared with the

5、implementation of the mechanical and intuitive, and no mechanical device, has a longer service life, has been widely used. In the course of EDA have a preliminary understanding and mastering the Quartus II software after the initial application, we decided to set the topic for the application of the

6、 Quartus II software, design a time is adjustable, and can be through the 7 common cathode LED digital tube display hours, minutes and seconds of simple digital clock. Keywords：QuartusII；VHDL；EDA；digital clock目录 摘要1 绪论5 1. 课程设计的目的与作用.7 2. 设计任务.7 3. QuartusII软件介绍7 4. 相关理论.8 4.1 理论.8 4.2 器件.8 5. 系统设计.

7、8 5.1 总体.8 5.2 各模块.9 5.2.1 顶层模块.9 5.2.2 十进制计数器模块.9 5.2.3 六进制计数器模块10 5.2.4 二十四进制计数器模块10 5.2.5 7段LED显示驱动模块11 6. 硬件设计.11 6.1 顶层实体图.11 6.2 各模块实体图.12 6.2.1 十进制计数器模块12 6.2.2 六进制计数器模块12 6.2.3 二十四进制计数器模块13 6.2.4 7段LED显示驱动模块13 6.3 总体实体图.14 7. 流程图设计.15 8. 模块设计实现.16 8.1 建立顶层模块16 建立VHDL源程序.16 建立十进制计数器模块.18 建立VH

8、DL源程序18 8.2.1 8.2.2 8.3 建立六进制计数器模块.19 建立VHDL源程序19 8.3.1 8.3.2 8.4 建立二十四进制计数器模块.20 建立VHDL源程序20 8.4.1 8.4.2 8.5 建立7段LED显示驱动模块.21 建立VHDL源程序22 8.5.1 8.5.2 9. 仿真调试结果分析.22 9.1 9.2 9.3 9.4 顶层模块的编译与波形仿真.22 十进制计数器模块的编译与波形仿真.23 六进制计数器模块的编译与波形仿真.24 二十四进制计数器模块的编译与波形仿真.27 11. 设计总结和体会.29 绪论 1. 研究的意义 在快速发展的年代，时间对于

9、人们来说越来越宝贵，在快节奏的生活中，人们往往会忘记了时间，一旦在一些重要的场合忘记了时间，将会带来重大的损失。因此我们需要一个定时系统来提醒忙碌的人，数字钟无疑是一个极佳的选择。 数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。数字钟已成为人们日常生活中不可缺少的生活必需品，广泛的应用于家庭以及车站、码头、剧场办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便。 2. 国内外研究现状 数字钟一般由振荡器，分频器，译码器，显示器等部分组成，这些都是数字电路中最基本的，应用最广的电路。当

10、前市场上已有现成数字钟集成电路芯片出售，价格较便宜由于数字集成电路技术的发展，采用了先进稳定的石英振荡技术，是数字钟具有走时准确，性能稳定，携带方便等特点，是目前人们生活和工作不可或缺的报时用品。 然而，近些年来，随着科技的发展和进步，人们对数字钟的要求也越来越高，传统的简易的功能单一的数字钟已不能满足人们的需求。新出现的多功能时钟不管在性能上还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等。而且在功能方面，也大大地扩展了钟表原先的报时功能。研制出了具有诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等功能的

11、数字时钟，给人们带来了极大的便利。 3. 研究思路和方法 本学期，我们学习了EDA的课程，开始掌握Quartus II软件的初步应用。因此，本组成员决定从数字钟这一项目进行展开，应用Quartus II软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。篇二：多功能数字钟设计FPGA Verilog 多功能数字钟 NJUST 多功能数字钟设计 基于VerilogHDL语言 学院学号：姓名：匡鑫 指导教师：谭雪琴 2014年11月21日星期五摘要：基于FPGA平台，运用Verilog语言编写设计一多功能数字钟，包括基本的时钟，校时校分，整点报时功能。扩展闹钟，

12、秒表，万年历，键盘输入功能。 Abstract：FPGA-based platform, using Verilog language to design a multi-functional digital clock, including basic function of clock, school hours, school minutes,the whole point timekeeping. And extended function of alarm clock, stopwatch, calendar, keyboard input. 关键词：多功能数字钟，可编程逻辑器件，E

13、DA设计，Verilog Keywords：multi-functional digital clock, FPGA, EDA disign, Verilog 目录 1 设计要求 . 2 2 设计方案选择及思路分析 . 2 3各子模块设计原理和分析 . 3 3.1 分频模块 . 3 3.2 时分秒模块 . 5 3.3 时分调整模块 . 6 3.4 报时模块 . 7 3.5 扫描显示模块 . 8 3.6 秒表模块 . 9 3.7 闹钟模块 . 10 3.8 万年历模块 . 12 3.9 键盘扫描模块 . 13 4调试仿真 . 15 5 编程下载 . 16 6 结论 . 17 7参考文献 . 17

14、 8实验感想 . 17 9 源代码 . 18 1 1 设计要求 基于FPGA可编程逻辑器件，用quatusII软件设计一个多功能数字钟，其基本要求如下： 1.有基础的计时显示功能，即时、分、秒显示在6个七段管上 2.K0,K1,K2,K3分别为系统使能（暂停），时钟清零，校时，校分开关。由于按键是长期处于“1”状态，故在这里采用低电平“0”为有效电平（本人认为原要求中“1”为有效电平不合理）。 3.使时钟具有整点报时功能（当时钟计到5953”时开始报时，在5953”, 5955”,5957”时报时频率为500Hz,5959”时报时频率为1KHz, ）。 提高部分要求： 添加按键：K4，K5分别

15、为设置位选择，设置位加一。K6，K7为组合功能选择，当K6K7值：（11）为时钟功能，（10）为秒表功能，（01）为闹钟设置，（00）为万年历功能。 1.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱开，而与预置计数器相连，利用前面手动校时，校分方式进行预置，预置后回到正常模式。当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，闹铃信号可以用开关“止闹”，按下此开关后，闹铃声立刻中止，正常情况下应将此开关释放，否则无闹时作用。 2.秒表功能。按start键开始计秒，按stop键停止计秒并保持显示数不变，直到复位信号加入。 3.万年历功能， 4使用4*4矩阵键盘输入设置信

16、号 2设计方案选择及思路分析 由于之前参加过华为杯电子设计大赛，当时采用的是VerilogHDL语言，而且EDA实验一曾经做过用器件搭数字钟的实验，如果再用原理图方法的话没有挑战性，而且VerilogHDL语言更为灵活方便，因此决定采用其完成本次电子设计。 设计的总体部分按照要求可以分为基本模块：分频模块、时钟计时及调整模 2块、扫描显示。附加模块：万年历、整点报时、闹钟功能和秒表功能。其总体设计框图如下： 3各子模块设计原理和分析 3.1分频模块 初步分析后面所需要的信号频率，分频器的功能主要有4个：分别是产生计时用的标准秒脉冲1HZ信号；闹钟及万年历设置时用的2HZ闪烁信号整点报时及显示扫

17、描用的1kHZ高音频信号和500HZ低音频信号。分析系统时钟为48M，经过48K的分频后得到1K信号,再经过2分频可以得到500HZ方波，1K经过5分频得到200HZ信号，最后100分频得到的2HZ信号，再2分频得到1HZ的时钟。原理框图如下图5所示。 图5 分频信号框图 Verilog设计分频器很简单，在偶数分频时，在输入脉冲下直接计数到所分频数的一半，然后翻转即可。如： 3always(posedge clk) begin f1k=(count48k48000/2)?1'b1:1'b0; if(count48k=48000-1) count48k=0; el

18、se count48k=count48k+1; end 但是奇数分频则要复杂得多，若奇数分频不要求占空比为50%，原理同偶数分频，可计数到（N-1）/2翻转，此时占空比接近50%。但如果要求占空比为准确的50%，通过查阅资料得知也可以实现的。原理如下图 always (posedge f1k)/上升沿计数 if(count5p=4) count5p=0; else count5p=count5p+1; /posedge wave /上升沿波形 always (posedge f1k ) begin if(count5p2) f200p =1; else f200p =0; end /neged

19、ge counter always (negedge f1k )/下降沿计数 if(count5n=4) count5n=0; else count5n=count5n+1; /negedge wave always (negedge f1k) /下降沿波形 begin if(count5n2) f200n =1; else 4篇三：基于Quartus II的数字钟实现 学校代码 学号 00918128 分 类 号 密级 本科学年论文 院(系)名称 ：电子信息工程学院 专业名称：通信工程 年级 ：2010级 学生姓名：包胡斯楞 指导教师：白凤山 2012年9月28日 基于Quartus II的

20、数字钟设计 摘要 数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以用Quartus II软件结合VHDL语言编程实现数字钟的设计。这些方法都各有其特点，我的设计采用Quartus II软件结合VHDL语言编程实现数字钟。Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了与结构五官的设计环境，设计者无需精通器件内部的复杂结构。本设计由分频

21、模块，时钟产生模块，数码管驱动模块等三个部分组成。在Quartus II中以文本输入的方式将每个模块的源代码输入进行波形仿真，以验证设计的正确性。 关键词：数字钟 Quartus II VHDL语言 波形仿真绪论. 1 1数字钟设计概述. 2 2分频模块. 3 2.1分频模块原理图. 3 2.2分频模块实现原理及程序. 3 2.3仿真波形及分析验证. 3 3时钟产生模块. 5 3.1时钟产生模块原理图. 5 3.2时钟产生模块实现原理及程序. 5 3.3仿真波形及分析验证. 5 4数码管驱动模块. 7 4.1数码管驱动模块原理图. 7 4.2数码管驱动模块实现原理及程序. 7 4.3仿真波形及

22、仿真验证. 7 5总系统. 8 5.1总系统电路图. 8 5.2仿真波形及分析验证. 8 结论. 10 致谢. 11 参考文献. 12 附录A. 13 附录B. 14 附录C. 16在人们日常生活中，钟表是一个随处可见的小东西。甚至，有时候它是一个装饰品，对家庭摆设起到点缀的作用。钟表的主要功能是给人用数字显示时间，为人更好的安排时间，更有效的工作学习提供时间的保障。所以设计一个精密的钟表对人类的生活很有帮助。在古代，我们的祖先在不同的时期发明和制造了各种适应当时社会经济发展和人们生活需求的计时器。其中主要有圭表、日晷、漏刻、机械计时器等。随着时间的前进，科学的发达，知识的膨胀，电子行业的火热

23、，生活频率的加快，一个与电子设计技术相结合开发的数字钟应运而生了。现在的数字钟与那些过时的钟表相比，无论是它的记录时间的精密度，还是实际物体的美观性，体积的大小，成本的多少等各个方面都有了天壤之别。数字钟比较直观，易于读懂，它实用于绝大多数人群，方便老人和小孩使用。数字钟是采用数字电路实现对时、分、秒数字显示的数字装置，广泛应用于家庭、办公室、车站、码头等公共场所，已成为人民生活中不可缺少的必需品。由于数字集成电路的发展和石英晶体与振荡器的广泛应用，使得数字钟的精度远远超过老式钟表，而且大大地扩展了钟表原先的报时功能。而今，我们已经进入了数字时代，数字钟的使用将会越来越受欢迎。数字钟与老式钟表相比具有更高的准确性和直观性，具有更长的寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以用Quartus II软件结合VHDL语言编程实现数字钟的