EDA课程设计说明书

1、. . . 目录1 前言12 总体方案设计32.1 方案比较32.1.1 方案一32.1.2 方案二42.1.3方案三52.2 方案论证52.3 方案选择53 单元模块的设计63.1 抢答器鉴别模块63.2 抢答计时模块73.3 报警模块74 软件设计94.1软件设计原理与设计所用工具94.2 设计思路94.3 软件设计流程图105 系统调试115.1 硬件调试115.2 软件调试126 系统功能、指标参数136.1 实现功能136.2 指标参数136.3 指标参数分析137设计总结14参考文献15附录16相关设计图16软件程序1619 / 201 前言随着各种智益电视节目的不断发展，越来越多

2、的竞赛抢答器派上了用场。抢答器不仅体现了选手之间的公平抢答，而且能节目现成紧而活跃的气氛，增强节目的趣味性，让观众看得更有乐趣从而达到提高收视率的效果。可见，抢答器在现实生活中确实很实用，而且运用前景非常广泛。抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路。竞赛者可以分成若干组，抢答时各组对主持人提出的问题在最短时间做出判断，并按下抢答按键回答问题。当第一个人按下按键后，则在显示器上显示该组的，同时将其他按键封锁，使其不起作用。若在抢答时间无人抢答，则报警信号发出警报。回答完问题后，由支持人将其按按键恢复，重新开始下一轮抢答。EDA是电子设计自动化（Electronic De

3、sign Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术作为现代电子设计最新技术的结晶，其广阔的应用前景和深远的影响已经毋庸置疑它在信息工程类专业中的基础地位和核心作用也逐渐被人们所认识，它以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。Quartus II 是Altera公司的综合性PLD开发软件，支

4、持原理图、VHDL、VerilogHDL以与AHDL（Altera Hardware Description Language）等多种设计输入形式，嵌自有的综合器以与仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。本次设计的抢答器是基于VHDL语言的智能抢答器逻辑结构比较简单。变革的技术是VHDL ( Very High Speed Integrated CircuitHardware Description Language, 超高速集成电路硬体描述语言) 。它是一种以IEEE- 1076标准所规的硬件描述语言, 主要用于从算法级、寄存器级到门级的多种抽象设计层次的数字系统建模,

5、已成为电子设计自动化( EDA )的一种重要手段。现代数字系统的设计多采用自顶向下的设计方法, 属阶层式设计 1。自顶向下设计的各个阶层, 可全部用图形也可全部用VHDL语言进行描述, 还可采用混合方式,即顶层模块用图形描述, 底层元件用VHDL描述等。用VHDL设计的智力竞赛抢答器在计算机上仿真通过后, 下载到可编程逻辑器件中, 整个设计过程相对于传统的设计方法, 有较大的突破, 重要体现在: 1)VHDL的设计采用自顶向下的设计方法。这种模块化、逐步细化的方法有利于系统的分工合作、并且能够与早发现各子模块与系统中的错误, 提高系统设计的效率。2)VHDL有非常丰富的数据类型: 位、位矢量、

6、整数、实数、数组、结构等, 可以非常灵活地描述系统总线和实现算法。3)VHDL引入工作库, 存放各种已编译的资源, 使得一个设计的子模块可以被另一设计引用, 达到资源共享的目的。4)VHDL是标准化硬件描述语言, 屏蔽了具体工艺与器件的差异, 不会因工艺与器件的变化而变化。同时由于VHDL是国际标准, 易于ASIC 和EDA领域的国际交流。5)VHDL作为先进的硬件描述语言, 以其灵活、简洁的设计风格在电路设计中发挥着越来越重要的作用。在完成了程序的编写后，用Quartus II进行波形仿真，就可以观察所设计的方案是否符合要求。2 总体方案设计2.1 方案比较2.1.1 方案一图2.1此种方案

7、用四个RS触发器实现抢答和555定时电路以与一个74LS48优先编码器和计数器构成。其中四个RS触发器的输出借74LS48，R端接5v电源，如下图所示：图2.2S端接74LS48接选手输入信号，当主持人见开关接通时，RS触发器的R端为低电平，输出端也全部为低电平，选手不能抢答。当断开时，RS触发器处于手工工作状态，当有选手抢答时，信号输入S端，并锁定其他选手。2.1.2 方案二图2.3基于单片机的抢答器原理框图如图所示，以51单片机为核心的四路抢答器，采用数字显示器显示，自动锁存显示结果，自动复位，根据不同的抢答输入信号，经过单片机的控制处理产生不同的与输入信号相对应的输出信号，经过LED数码

8、管显示相应的抢答路数。利用51单片机与外围接口实现的抢答系统，利用单片机的定时器/计数器定时和记数的原理，结合软硬件，使系统能够正确的进行计时，同时使数码管能够正确的显示时间。用开关做键盘输出，扬声器发生表示提示。同时系统能够实现如下抢答控制，只有开始后抢答才有效，如果在开始抢答前抢答无效，满时后系统计时自动复位与主控强制复位，按键锁定功能。电路图如下：图2.42.1.3 方案三图2.5此种方案用可编程逻辑器件FPGA来实现。抢答器有四路不同组别的抢答输入信号，并能识别最先抢答的信号，抢答器共有两个输出显示，代表选手的LED和倒计时显示的数码管，它们的输出全为BCD码输出，这样便于和显示译码器

9、连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起，对其用Verilog HDL语言编程，编译仿真成功后，可自行生成原理图。2.2 方案论证第一种方案利用基础电路元件以与基本的数模电知识，电路功能与阿尼清晰，各项功能达到要求简单，显示准确，反应灵敏，无竞争冒险的现象，但是电路结构复杂，所用元器件较多，在绘制原理图和编写程序时比较复杂和繁琐，所以不选择此方案。第二种方案的设计以51单片机为核心，单片机控制简单，精确，即使两组的抢答时间相差几微秒，也能分辨出是哪组优先按下的按键，充分利用了单片机系统的优点，具有结构简单，功能强，可靠性好，实用性强的特点。但是单片机成本较高，而且单片

10、机部资源丰富，仅仅用来做抢答器对其利用率过低，所以不选择此种方案。第三种方案采用EDA技术，运用自顶向下的设计方法比较先进，实验室有全套的开发套件，且，组员们都系统的学习过EDA基础课程，都有VerilogHDL编程和实验经验，团队之间交流将会比较方便。芯片容量大，处理速度极快，管脚数目多，I/O口数目充足，既能满足设计任务的要求，而且实现起来有比较简单易行。2.3 方案选择基于方案论证的原因，我们选择第三种方案。3 单元模块的设计它主要由抢答鉴别模块，计时模块，选择模块和报警模块组成。在整个抢答器中最关键的是如何实现抢答封锁，在控制按键按下的同时计数器显示有效的剩余时间。除此之外，整个抢答器

11、还需要一个使能信号和一个归零信号，以便抢答器实现公平抢答和停止。抢答器共设置3个输出显示，选手代号、计数器的各位和十位，他们输出权威BCD码，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器响。该方案主要分为四个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、分频模块、报警模块。3.1 抢答器鉴别模块在这个模块中，主要实现抢答过程中的抢答功能。主持人控制总开关，在主持人把总控制开关置高电平后，系统进入准备就绪工作状态，表示可以进行抢答了。有人抢答时，相应的二极管发光，且喇叭响两秒钟。clear为置零端，主持人控制，player0-3由每位选手控制。Resul

12、t0-3为发光二极管，主持人置低电平后, Result0-3都被置零。当主持人置为高电平时，抢答者才可以进行抢答，第一个成功按下抢答键的，对应的二极管发光，通过与门将flag信号封锁，并输入低电平到DFF中，则其他选手再次按下按键时结果不会改变，表示抢答无效，实现了一人抢答后，其他人不能再抢答的功能。只有当主持人按clear清零后即可再次抢答。四组选手抢答从理论上说，应该有16种可能的情况，但是由于时钟信号的频率很高而且是在时钟的上升沿的情况下才做出的鉴别，所以在这里四组同时抢答成功的可能性非常小，因此可以只设计四种情况，与分别为0001、0010、0100、1000来代表player0-3，

13、这样使电路的设计得以简化。仿真图形如下：图3.13.2 抢答计时模块在这个模块中主要实现抢答过程中的倒计时与显示，本模块设计中，设置了一个固定的时间99s，用两个数码管来显示，分别表示两位倒计时的个位和十位。当抢答器鉴别模块成功判别出最先按下抢答按键的参赛组后，进入计时状态。计时模块开始工作从规定的99秒开始以秒计时，计时至0秒停止，此时蜂鸣器发出报警信号，提醒答题已经终止。计时采用的时钟clk是由芯片的晶振时钟分频而来。计时模块仿真如下图所示：图3.2仿真说明：Count_time的低四位表示个位数码管的显示，高四位表示十位数码管的显示，用BCD码表示。Clk来一个高脉冲，count_tim

14、e的数值就减一，通过分析，仿真完全符合预期所要达到的结果。3.3 报警模块在这个模块中，主要实现在抢答过程中的两次倒计时完后的蜂鸣器的鸣叫。如果可以抢答时，有选手首先按下抢答按键，则蜂鸣器第一次鸣叫；如果定时已到，还没有选手进行抢答，则第二次蜂鸣器发出叫声，给予参赛选手警示提醒的作用。此模块和抢答鉴别模块、计时模块、蜂鸣器相连，用以实现其功能。总设计仿真波形如下： 图3.3仿真图形说明:当clear为1的时候，即主持人按键以后,player1抢答成功，显示result是1，对应的二极管发光。数码管显示，倒计时开始。当倒计时结束时，alert为1，喇叭响2秒钟。当clear再被置0的时，输出被清

15、零，可以重新开始。4 软件设计4.1软件设计原理与设计所用工具FPGA为现场可编程门阵列，通过EDA技术对FPGA芯片进行编程，可将一个较为复杂的数字系统集成于一个芯片中，制成专用集成电路芯片，并可随时在系统修改其逻辑功能。编程与仿真工具采用Quartus II，用Verilog对其编程（还可以加点对FPGA、QuartusII、Verilog的介绍）EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理与智能化技术的最新成果，进行电子产品的自动设计。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计

16、、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 现在对EDA的概念或畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试与特性分析直到飞行模拟，都可能涉与到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。 EDA设计可分为系统级、电路级和物理实现级。Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以与AHDL（Altera Hard

17、ware Description Language）等多种设计输入形式，嵌自有的综合器以与仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以与Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 此外，Q

18、uartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。4.2 设计思路本设计有四路不同组别的抢答输入信号，并能识别最先抢答的信号，抢答器共有两个输出显示，代表选手的LED和倒计时显示的数码管，它们的输出全为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起，考虑到有优先屏蔽原则，采用一个标志状态变量flag，当这个标志变化为“1”的时候，说明有选手已

19、经抢答，则对其他选手输入信号进行屏蔽，然后锁存这个选手的编号并显示。本设计中回答问题的限制时间为99s，采用两个数码管显示，计数采用BCD码输出。4.3 软件设计流程图图4.15 系统调试本系统既含有抢答器鉴别模块、计时模块和报警模块，为了调试的简单和高效，因此我们采用自底向上的调试方法，也就是先进行各个单元电路的软件仿真和硬件调试，在各个单元电路调试好后再进行系统联调，最后进行硬件的编程固化与系统的组装。5.1 硬件调试图5.1说明：仿真完成，0个错误，0个警告。仿真也称为模拟，是对所设计的电路的功能的验证，用户可以在设计过程中对整个系统和各个模块进行仿真，用软件验证功能是否正确，由上图可以

20、看出，我们的设计达到了设计要求的功能。5.2 软件调试图5.2说明：在我们编写软件程序的时候，遇到了很多编译错误。细心阅读了Quartus II的错误提示后，发现是因为Verilog HDL语法使用错误，后经过翻阅EDA课本，熟悉相关语法之后将其改正。6 系统功能、指标参数6.1 实现功能本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；组别显示功能；蜂鸣器提示功能。具体实现如下，抢答开始时主持人按下抢答复位键，系统进入抢答状态，与时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时蜂鸣器发出声音提示，组别显示模块送出信

21、号给LED，从而显示出该抢答成功组，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始计时，计时至0时，蜂鸣器发出超时报警信号，抢答终止。6.2 指标参数仿真抢答过程符合要求程度。6.3 指标参数分析通过仿真图形看出，本设计能够很好的达到设计目标的要求。7设计总结这次EDA课程设计历时两个星期，在整整两个星期的日子里，可以说是苦多于甜，但是可以学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当程序编写调试成功时，心里特别的开心。通过这次EDA智

22、能抢答器的设计，不仅了解到了抢答器的基本工作原理，还基本学会了多种软件仿真的使用方法，并且意识到了作为一个二十一世纪的电子信息专业的学生，这些操作常识是必不可少的。从中我们发现了以往学习中的许多不足，也让我们掌握了许多以往不太牢固的知识。在大家的共同努力下，我们顺利完成了任务。在这次课程设计中，在收获知识的同时，还收获了阅历，收获了成熟，在此过程中，我们通过查找大量资料，请教老师，以与不懈的努力，不仅培养了独立思考、动手操作的能力，在各种其它能力上也都有了提高。更重要的是，在实验课上，我们学会了很多学习的方法。而这是日后最实用的，真的是受益匪浅。要面对社会的挑战，只有不断的学习、实践，再学习、

23、再实践。在摸索该如何设计电路图使之实现所需功能的过程中，遇到了自己无法解决的困难和问题，通过老师的指导和帮助以与在网上查阅资料，最终解决了问题。对于我个人来说，这次设计给我印象最深的就是扩大了自己的知识面，了解了更多与本专业相关的科技信息，同时培养了我们的设计思维，增加了实际操作的能力。在让我们体会到设计电路艰辛的同时，更让我们体会到了成功的喜悦和快乐以与团队的合作精神的重要性。虽然结束了，也留下了很多遗憾，因为由于时间的紧缺和许多课业的繁忙，并没有做到最好，但是，最起码我们没有放弃，它是我们的骄傲！相信以后我们会以更加积极地态度对待我们的学习、对待我们的生活。我们的激情永远不会结束，相反，我

24、们会更加努力，努力的去弥补自己的缺点，发展自己的优点，去充实自己，只有在了解了自己的长短之后，我们会更加珍惜拥有的，更加努力的去完善它，增进它。只有不断的测试自己，挑战自己，才能拥有更多的成功和快乐！最后要感斌老师的指导，在他的耐心指导下完成了设计题目的选定和报告的完成，在老师的帮助下我才能按时的完成任务。参考文献1晓慧，许红梅，会玲.电子技术EDA实践教程.：国防工业，20052王金明.数字系统设计与Verilog HDL.第四版.：电子工业，20113康华光.电子技术基础（模拟部分第五版）M. ：高等教育，2006.1 4康华光.电子技术基础（数字部分第五版）M. ：高等教育，2006.1

25、 附录相关设计图由于本设计并没有下载到实验板上，而只是利用仿真软件进行仿真。故没有硬件原理图，设计的如下：图9.1软件程序module qiangdaqi(clk,clear,player,count_time,result,alert,flag);input clk,clear;/clk用于与时，clear用于主持人复位input3:0player;/共四位选手output7:0count_time;/八位宽度，驱动两个数码管，用于回答时间的显示output3:0result;/用于抢答结果显示output alert;/抢答成功与超时时报警，为1时有效output flag;/标志寄存器，留给抢答成功的选手reg flag;reg7:0count;/倒计时99sreg3:0result;/显示按键的选手reg alert;assign count_time=count;always (player or clear)beginif(clear) beginif(!flag)/用于屏蔽其他的选手begincase(player)1: beginflag=1;result=4'b0001;/显示第一位选手获得抢答if(count3:0>0