第5章 TMS320C55X的片内集成外设开发及测试

1、2022-2-4东华理工大学信息与电子工程学院12022-2-4东华理工大学信息与电子工程学院22022-2-4东华理工大学信息与电子工程学院32022-2-4东华理工大学信息与电子工程学院42022-2-4东华理工大学信息与电子工程学院5C55x片内的时钟发生器可以从片内的时钟发生器可以从CLKIN引脚接收输引脚接收输入的时钟，将其变换为入的时钟，将其变换为CPU及其外设所需要的工作时及其外设所需要的工作时钟，工作时钟经过分频也能够通过钟，工作时钟经过分频也能够通过引脚引脚CLKOUT输出，输出，供其他器件使用，如图供其他器件使用，如图5-1所示。时钟发生器内有一所示。时钟发生器内有一个个数

2、字锁相环数字锁相环（Digital Phase Lock Loop，DPLL）和和一个一个时钟模式寄存器时钟模式寄存器（CLKMD）。时钟模式寄存器用。时钟模式寄存器用于控制时钟发生器的工作状态，如表于控制时钟发生器的工作状态，如表5-1所示。所示。2022-2-4东华理工大学信息与电子工程学院6CLKINDSP时钟时钟发生器发生器CPU时钟时钟CLKDIVCLKOUT2022-2-4东华理工大学信息与电子工程学院7位位字字 段段数数 值值说说 明明15Rsvd保留保留, ,用户不能使用，其值恒为用户不能使用，其值恒为0 014IAI01退出退出IDLEIDLE状态后，决定状态后，决定PLLP

3、LL是否重新锁定是否重新锁定PLLPLL将使用与进入将使用与进入IDLEIDLE状态之前相同的设置进行锁定状态之前相同的设置进行锁定PLLPLL将重新锁定过程将重新锁定过程 13IOB01处理失锁处理失锁时钟发生器不中断时钟发生器不中断PLL，PLL继续输出时钟继续输出时钟时钟发生器自动切换到旁路模式，重新开始跟踪锁定时钟发生器自动切换到旁路模式，重新开始跟踪锁定后，又自动切换到锁定模式后，又自动切换到锁定模式 12TEST0必须保持为必须保持为02022-2-4东华理工大学信息与电子工程学院8117PLL MULT031锁定模式下的倍频值，锁定模式下的倍频值，031。最大。最大31倍频倍频6

4、5PLL-DIV03锁定模式下的分频值，锁定模式下的分频值，03 。 最小最小2分频分频4PLL ENABLE10PLL使能使能使能，为锁定模式使能，为锁定模式禁止，为旁路模式禁止，为旁路模式 32BYPASS DIV000110、11 旁路下的分频值旁路下的分频值一分频一分频二分频二分频四分频四分频 1BREAKLN（Read Only）01错误状态错误状态PLL失锁失锁锁定状态或有对锁定状态或有对CLKMD寄存器的写操作寄存器的写操作 0LOCK（Read Only）01锁定状态锁定状态PLL处于旁路模式处于旁路模式PLL处于锁定模式处于锁定模式 2022-2-4东华理工大学信息与电子工程

5、学院92022-2-4东华理工大学信息与电子工程学院102022-2-4东华理工大学信息与电子工程学院112022-2-4东华理工大学信息与电子工程学院122022-2-4东华理工大学信息与电子工程学院132022-2-4东华理工大学信息与电子工程学院142022-2-4东华理工大学信息与电子工程学院152022-2-4东华理工大学信息与电子工程学院16 The following sections describe the operation of the DSP clock generatorwhen the DSP is held in its reset state and when

6、the DSP is removed from itsreset state. Clock Generator The DSP can make use of the output clock signal during reset. While the DSP reset signal is held low: The clock generator is in the . The output clock frequency is determined by the level of the signal on theCLKMD input pin: CLKMD Signal Output

7、 Frequency Low Input frequency High 1/2 Input frequency Clock Generator On the rising edge of the DSP reset signal (when reset is de-asserted), theclock mode register is loaded with a value determined by the level on theCLKMD pin: CLKMD Signal Clock Mode Register Value Low 2002h High 2006h Table 36

8、summarizes the effects of this load to the clock mode register.2022-2-4东华理工大学信息与电子工程学院17Reset ValueEffectIAI = 0(Bit14) Only applicable in the lock mode. Initialize-after-idle is not selected. After the idle mode is exited, the PLL reacquiresthe phase lock using the same lock settings that were in u

9、se just before the idle mode was entered (the phase-locking sequence is not restarted). IOB= 1(Bit13) Only applicable in the lock mode. Initialize-on-break is selected. Any time the PLL loses its phase lock, the clock generator switches to its bypass mode and starts a new phase-locking sequence.PLLM

10、ULT= 00000bPLLDIV= 00b Only applicable in the lock mode. The output frequency is equal to the input frequency (bit 11-7) / (bit 6-5)PLL ENABLE = 0The PLL is disabled.The clock generator is in its bypass mode.If CLKMD is lowBYPASS DIV= 00bIf CLKMD is highBYPASS DIV= 01bIf CLKMD signal is low Output f

11、requency = Input frequencyIf CLKMD signal is high Output frequency = 1/2 Input frequency (bit 3-2) BREAKLN = 1 The break-lock indicator is reset. (bit 1) LOCK = 0The lock-mode indicator reflects the fact that the clockgenerator is in the bypass mode. (bit 0) 2022-2-4东华理工大学信息与电子工程学院182022-2-4东华理工大学信息

12、与电子工程学院192022-2-4东华理工大学信息与电子工程学院20 每个定时器包括每个定时器包括4个寄存器，即个寄存器，即定时器预定标寄存器定时器预定标寄存器PRSC（表（表5.2）、主计数寄存器主计数寄存器TIM （表（表5.3） 、主周期、主周期寄存器寄存器PRD（表（表5.4）和定时器控制寄存器）和定时器控制寄存器TCR（表（表5.5）位位字段字段数值数值说明说明15IDLEEN01省电使能位省电使能位定时器不能处于省电状态定时器不能处于省电状态如果省电状态寄存器中的如果省电状态寄存器中的PERIS=1，定时器，定时器进入省电状态进入省电状态14INTEXT01时钟源从内部切换到外部标

13、志位时钟源从内部切换到外部标志位定时器没有准备好使用外部时钟源定时器没有准备好使用外部时钟源定时器准备使用外部时钟源定时器准备使用外部时钟源13ERRTIM01定时器错误标志，定时器错误标志，正常正常出错出错12-11FUNC 定时器工作模式选择位定时器工作模式选择位10TLB01定时器装载位，定时器装载位，TIM，PSC不重新装载不重新装载将将PRD、TDDR分别拷贝到分别拷贝到TIM、PSC中中表表5.5 定时器控制寄存器定时器控制寄存器TCR结构结构2022-2-4东华理工大学信息与电子工程学院219SOFT在调试时遇到断点定时器的处理方法在调试时遇到断点定时器的处理方法8FREE7-6

14、PWID00011011 定时器输出脉冲的宽度定时器输出脉冲的宽度1个个CPU时钟周期时钟周期2个个CPU时钟周期时钟周期4个个CPU时钟周期时钟周期8个个CPU时钟周期时钟周期5ARB 自动重装控制位自动重装控制位 0不重装，不重装，1重装重装4TSS01定时器停止状态位，定时器停止状态位，启动；启动；停止停止3C/P01定时器输出时钟定时器输出时钟/脉冲选择，脉冲选择，输出脉冲；输出脉冲；输出时钟输出时钟2POLAR01时钟输出极性位，时钟输出极性位，正极性；正极性；负极性负极性1DATOUT01当当TIN/TOUT作为通用输出引脚，该位控制引作为通用输出引脚，该位控制引脚上的电平，脚上的

15、电平，低电平；低电平；高电平高电平0Reserved0保留保留2022-2-4东华理工大学信息与电子工程学院222022-2-4东华理工大学信息与电子工程学院232022-2-4东华理工大学信息与电子工程学院242022-2-4东华理工大学信息与电子工程学院252022-2-4东华理工大学信息与电子工程学院26 如果比较一下如果比较一下C54x和和C55X的外部总线接口可以发现有很的外部总线接口可以发现有很大的不同，大的不同，C54x的外部总线接口分为三个空间的外部总线接口分为三个空间程序、数程序、数据和据和I/O空间，这三个空间共用地址和数据总线以及部分控制空间，这三个空间共用地址和数据总线

16、以及部分控制信号线，而通过选通信号区分不同的空间。信号线，而通过选通信号区分不同的空间。 C54x的外部总线存在一些缺点，那就是在连结外部存储的外部总线存在一些缺点，那就是在连结外部存储器时无法做到无缝连接，往往需要添加额外的地址译码逻辑电器时无法做到无缝连接，往往需要添加额外的地址译码逻辑电路，这个缺点在路，这个缺点在C55x系列处理器中已经得到了改善，那么系列处理器中已经得到了改善，那么C55x处理器是如何做到与外部存储器无缝连接的呢？这从外处理器是如何做到与外部存储器无缝连接的呢？这从外部存储器接口的结构框图中就可以看出来。部存储器接口的结构框图中就可以看出来。2022-2-4东华理工大

17、学信息与电子工程学院27DMA控制器控制器外设总线外设总线控制器控制器CPU 数数据总线据总线CPU 程程序总线序总线D31:0A21:0CE3:0BE3:0外部存储器外部存储器共享共享AOEAWEARE异步异步 存储器存储器SSADSSSOESSWE同步突发同步突发 存储器存储器HOLDHOLDA总线保持总线保持 信号信号SDRASSDCASSDWE同步动态同步动态 存储器存储器SDA10CLKMEM同步存储器同步存储器 时钟时钟2022-2-4东华理工大学信息与电子工程学院282022-2-4东华理工大学信息与电子工程学院292022-2-4东华理工大学信息与电子工程学院302022-2-

18、4东华理工大学信息与电子工程学院312022-2-4东华理工大学信息与电子工程学院322022-2-4东华理工大学信息与电子工程学院332022-2-4东华理工大学信息与电子工程学院342022-2-4东华理工大学信息与电子工程学院352022-2-4东华理工大学信息与电子工程学院362022-2-4东华理工大学信息与电子工程学院372022-2-4东华理工大学信息与电子工程学院382022-2-4东华理工大学信息与电子工程学院392022-2-4东华理工大学信息与电子工程学院40 2022-2-4东华理工大学信息与电子工程学院412022-2-4东华理工大学信息与电子工程学院422022-2

19、-4东华理工大学信息与电子工程学院432022-2-4东华理工大学信息与电子工程学院44表表5-11 EMIF5-11 EMIF寄存器寄存器2022-2-4东华理工大学信息与电子工程学院452022-2-4东华理工大学信息与电子工程学院46 C55x与一片与一片64Mbit（16位宽）位宽）SDRAM的连接的连接2022-2-4东华理工大学信息与电子工程学院472022-2-4东华理工大学信息与电子工程学院482022-2-4东华理工大学信息与电子工程学院492022-2-4东华理工大学信息与电子工程学院502022-2-4东华理工大学信息与电子工程学院512022-2-4东华理工大学信息与电

20、子工程学院52 ; 接下来调用接下来调用EMIF配置函数完成配置过程：配置函数完成配置过程： 2022-2-4东华理工大学信息与电子工程学院532022-2-4东华理工大学信息与电子工程学院54信号名称信号名称类型类型说说 明明D15:0I/O/Z主机数据总线主机数据总线在非复用模式下，只传输数据信号；在非复用模式下，只传输数据信号；复用模式下传输数据和地址信号。复用模式下传输数据和地址信号。A19:0I主机地址总线主机地址总线复用模式下传输主机到复用模式下传输主机到HPI口的地址信号；复口的地址信号；复用模式下用模式下HA1变成变成HCNTL1，HA2变为变为HAS_，其他引脚没有使用。，其

21、他引脚没有使用。BE1:0I主机字节选择信号，但在主机字节选择信号，但在TMS320VC5510的的2.0版本之后不再支持该信号。版本之后不再支持该信号。CS_I片选信号，低有效。片选信号，低有效。R/W_I读写信号。读写信号。2022-2-4东华理工大学信息与电子工程学院552022-2-4东华理工大学信息与电子工程学院56CNTL0CNTL1IEHPI口控制信号口控制信号 非复用模式下非复用模式下HCNTLO为低时，为低时，EHPI接口访问数据存储接口访问数据存储器，为高时访问器，为高时访问EHPI控制寄存器，控制寄存器，HCNTL1被地址线占用；被地址线占用； 复用模式下，复用模式下，H

22、CNTL1和和HCNTL0信号用来选择访问的寄信号用来选择访问的寄存器类型：存器类型：HCNTL1:0 寄存器访问类型寄存器访问类型 00 HPIC读或写读或写 01 HPID读写，并且访问后地址自动增加读写，并且访问后地址自动增加1 10 HPIA读写读写 11 HPID读写，访问后地址不增加读写，访问后地址不增加AS_I地址选通信号，该信号只在复用模式下起作用，这个信号使得地址选通信号，该信号只在复用模式下起作用，这个信号使得HCNTL1:0和和HR/W_信号可以在访问结束之前就消失信号可以在访问结束之前就消失MODEIEHPI模式选择信号，当为高时模式选择信号，当为高时EHPI接口工作在

23、非复用模式下，接口工作在非复用模式下，为低工作在复用模式下为低工作在复用模式下RST_MODEI复位模式信号，但该信号在高版本复位模式信号，但该信号在高版本C55x处理器中已经不再支持处理器中已经不再支持INT_ODSP到主机中断信号，该信号受状态寄存器到主机中断信号，该信号受状态寄存器ST3_55中中HINT位位控制控制2022-2-4东华理工大学信息与电子工程学院57D15:0A20:1CE0AWEAREARDYIO7INT0HD15:0HA19:0HCS_HR/W_HDS1_HDS2_HRDYHCNTL0HINT_HMODE高电平高电平DSP1DSP22022-2-4东华理工大学信息与电

24、子工程学院582040C55x处理器处理器HAD/GPD15:0HCS0HR/WHDSHRDYHCNTL0HCNTL1HINT0HRST0HD15:0HCS_HR/W_HDS1_HDS2_HRDYHCNTL0HCNTL1HINT_RESETHMODEHAS_低电平低电平高电平高电平高电平高电平2022-2-4东华理工大学信息与电子工程学院592022-2-4东华理工大学信息与电子工程学院60位位字段字段复位值复位值说说 明明156Reserved保留保留5XADD01扩展地址使能位。在复用模式下如果使用扩展地址使能位。在复用模式下如果使用20位地址，位地址，则须通过设置该位决定访问的是则须通过

25、设置该位决定访问的是HPIA的的1916位还是位还是150位。位。写到写到HPIA的的150位；位；写到写到HPIA的的1916位；位；42Reserved保留保留1DSPINT01主机对主机对DSP的中断申请位。的中断申请位。清除清除DSPINT；向向DSP发出中断申请；发出中断申请；0RESET01复位。复位。清除复位；清除复位；使使DSP停止进入复位状态；停止进入复位状态；2022-2-4东华理工大学信息与电子工程学院612022-2-4东华理工大学信息与电子工程学院622022-2-4东华理工大学信息与电子工程学院632022-2-4东华理工大学信息与电子工程学院642022-2-4东

26、华理工大学信息与电子工程学院652022-2-4东华理工大学信息与电子工程学院66表表5-18 采样率发生器输入时钟选择采样率发生器输入时钟选择SCLKMECLKSM输入时钟输入时钟00CLKS引脚上的信号作为输入时钟引脚上的信号作为输入时钟01CPU时钟时钟10CLKR引脚上的信号作为输入时钟引脚上的信号作为输入时钟11CLKX引脚上的信号作为输入时钟引脚上的信号作为输入时钟 采样率发生器时钟源可以由采样率发生器时钟源可以由CPU时钟或外部引脚（时钟或外部引脚（CLKS，CLKX或或CLKR）提供，）提供，时钟源的选择时钟源的选择可以通过可以通过引脚控制寄存器引脚控制寄存器PCR中的中的SC

27、LKME字段和字段和采样率发生寄存器采样率发生寄存器SRGR2中的中的CLKSM字段来确定，参见表字段来确定，参见表5-18。输入信号的极性输入信号的极性由由SRGR2中的中的CLKSP字段、字段、PCR中的中的CLKXP字段或字段或CLKRP字段确定字段确定 。2022-2-4东华理工大学信息与电子工程学院67表表5-19 采样率发生器输入时钟极性选择采样率发生器输入时钟极性选择输入时钟输入时钟极性选择极性选择说说 明明CLKS引脚引脚CLKSP=0CLKSP=1CLKS为正极性，上升沿有效为正极性，上升沿有效CLKS为负极性，下升沿有效为负极性，下升沿有效CPU时钟时钟正极性正极性CPU时

28、钟为正极性，上升沿有效时钟为正极性，上升沿有效CLKR引脚引脚CLKRP=0CLKRP=1CLKR为正极性，上升沿有效为正极性，上升沿有效CLKR为负极性，下升沿有效为负极性，下升沿有效CLKX引脚引脚CLKXP=0CLKXP=1CLKX为正极性，上升沿有效为正极性，上升沿有效CLKX为负极性，下升沿有效为负极性，下升沿有效2022-2-4东华理工大学信息与电子工程学院681采样率发生器的输出时钟和帧同步信号采样率发生器的输出时钟和帧同步信号 输入的时钟经过分频产生输入的时钟经过分频产生SRG输出时钟输出时钟CLKG。分频值由。分频值由采样率发生寄存器采样率发生寄存器SRGR1中的中的CLKG

29、DV字段确定：字段确定：2551 1CLKGDVCLKGDVCLKG输入时钟频率输出时钟频率所以输出的最高时钟频率是输入时钟频率的一半。当所以输出的最高时钟频率是输入时钟频率的一半。当CLKGDV是奇数时，是奇数时，CLKG的占空比是的占空比是50%，当，当CLKGDV是偶数是偶数2p时，时，CLKG高电平持续时间为高电平持续时间为p+1个输入时钟周期，低电平持续时间个输入时钟周期，低电平持续时间为为p个输入时钟周期。个输入时钟周期。 帧同步信号帧同步信号FSG由由CLKG进一步分频而来，分频值由采样进一步分频而来，分频值由采样率发生寄存器率发生寄存器SRGR2中的中的FPER字段决定：字段决

30、定：40950 1FPERFPERCLKGFSG时钟频率输出时钟频率 帧同步脉冲的宽度由采样率发生寄存器帧同步脉冲的宽度由采样率发生寄存器SRGR1中的中的FWID字段决定：字段决定：2550 1FWIDCLKGFWIDFSG的周期）（脉宽2022-2-4东华理工大学信息与电子工程学院692同步同步l当当GSYNC=0时，时，SRG将自由运行，并按将自由运行，并按CLKDV、FPER和和FWID等参数的配置产生输出时钟；等参数的配置产生输出时钟；l当当GSYNC=1时，时，CLKG和和FSG将同步到外部输入时将同步到外部输入时钟。钟。2022-2-4东华理工大学信息与电子工程学院702022-

31、2-4东华理工大学信息与电子工程学院712022-2-4东华理工大学信息与电子工程学院72DRR1/DXR1，DRR2/DXR2）SPCR1/2，RCR1-2/XCR1-2，SRGR1-2，2022-2-4东华理工大学信息与电子工程学院73 应用多通道缓冲串口需要在头文件包含应用多通道缓冲串口需要在头文件包含csl_mcbsp.h文件，文件，首先声明首先声明McBSP句柄以及句柄以及McBSP串口配置结构：串口配置结构： 2022-2-4东华理工大学信息与电子工程学院742022-2-4东华理工大学信息与电子工程学院75 myhMcbsp = 2022-2-4东华理工大学信息与电子工程学院76

32、 McBSP串口数字回环模式示意图串口数字回环模式示意图RSR1RBR1扩展扩展DRR1DXR1压缩压缩XSR1DXDR2022-2-4东华理工大学信息与电子工程学院77 外部设备连接测试比较复杂，下面就以串行外部设备连接测试比较复杂，下面就以串行A/D采样芯片采样芯片MAX1246为例介绍为例介绍McBSP串口连接外部设备时的测试过程。串口连接外部设备时的测试过程。2022-2-4东华理工大学信息与电子工程学院782022-2-4东华理工大学信息与电子工程学院792022-2-4东华理工大学信息与电子工程学院802022-2-4东华理工大学信息与电子工程学院812022-2-4东华理工大学信

33、息与电子工程学院822022-2-4东华理工大学信息与电子工程学院832022-2-4东华理工大学信息与电子工程学院842022-2-4东华理工大学信息与电子工程学院852022-2-4东华理工大学信息与电子工程学院862022-2-4东华理工大学信息与电子工程学院872022-2-4东华理工大学信息与电子工程学院882022-2-4东华理工大学信息与电子工程学院892022-2-4东华理工大学信息与电子工程学院902022-2-4东华理工大学信息与电子工程学院91 C55x的的I2C总线模块有如下特点：总线模块有如下特点：兼容兼容I2C总线标准：即支持位总线标准：即支持位/字节格式传输，支持

34、字节格式传输，支持7位和位和10位寻址模式，支持多主方发送从方接收模式位寻址模式，支持多主方发送从方接收模式和多主方接收从方发送模式，和多主方接收从方发送模式，I2C总线的数据传输率总线的数据传输率10kbit/s-400kbit/s；可以通过可以通过DMA完成读写操作；完成读写操作；可以用可以用CPU完成读写操作和处理非法操作中断；完成读写操作和处理非法操作中断；模块的工作频率为模块的工作频率为12MHz；模块可以使能和被禁止。模块可以使能和被禁止。2022-2-4东华理工大学信息与电子工程学院922022-2-4东华理工大学信息与电子工程学院932022-2-4东华理工大学信息与电子工程学

35、院942022-2-4东华理工大学信息与电子工程学院952022-2-4东华理工大学信息与电子工程学院962022-2-4东华理工大学信息与电子工程学院972022-2-4东华理工大学信息与电子工程学院982022-2-4东华理工大学信息与电子工程学院992022-2-4东华理工大学信息与电子工程学院1002022-2-4东华理工大学信息与电子工程学院1012022-2-4东华理工大学信息与电子工程学院1022022-2-4东华理工大学信息与电子工程学院103nSPI读操作读操作2022-2-4东华理工大学信息与电子工程学院1042022-2-4东华理工大学信息与电子工程学院1052022-2

36、-4东华理工大学信息与电子工程学院106MMC_Config myMMCCfg = 0 x000F, /* MMCCTL */0 x0F00, /* MMCFCLKCTL */0 x0001, /* MMCCLK */0 x0FA0, /* MMCIm */0 x0500, /* MMCTOR */0 x0500, /* MMCTOD */0 x0200, /* MMCBLEN */0 x0001 /* MMCNBLK */;调用MMC_open( )函数打开MMC设备：MMC_Handle myMmC;myMmc = MMC_open(MMC_DEV0);调用MMC_config( )配置M

37、MC控制器：MMC_config(myMMC, &myMMCCfg);在完成MMC设备配置后可用MMC_read( )函数读取数据Uint16 mybuf512;MMC_read(myMmc, 0, mybuf, 512);如果要MMC控制器操作结束，可调用MMC_close()函数关闭MMC控制器：MMC_close(myMmc)；2022-2-4东华理工大学信息与电子工程学院1072022-2-4东华理工大学信息与电子工程学院1082022-2-4东华理工大学信息与电子工程学院1092022-2-4东华理工大学信息与电子工程学院1102022-2-4东华理工大学信息与电子工程学院1

38、112022-2-4东华理工大学信息与电子工程学院112 在数字信号处理器的具体应用中往往需要采集在数字信号处理器的具体应用中往往需要采集一些模拟信号量，如电池电压、面板旋钮输入值等，一些模拟信号量，如电池电压、面板旋钮输入值等，模数转换器就是用来将这些模拟量转化为数字量来供模数转换器就是用来将这些模拟量转化为数字量来供DSP使用。使用。DSP所提供的模数转换器一次转换可以在所提供的模数转换器一次转换可以在四路输入中任选一路进行采样，采样结果为四路输入中任选一路进行采样，采样结果为10位，最位，最高采样速率为高采样速率为21.5kHz。2022-2-4东华理工大学信息与电子工程学院113202

39、2-2-4东华理工大学信息与电子工程学院114 模数转换器采用连续逼近式结构，在模数转换器模数转换器采用连续逼近式结构，在模数转换器内部用了三个可编程分频器来灵活地产生用户需内部用了三个可编程分频器来灵活地产生用户需要的采样率。要的采样率。 整个模数转换过程分为两个周期整个模数转换过程分为两个周期采样采样/保持保持周期及转换周期，如下图所示。周期及转换周期，如下图所示。2022-2-4东华理工大学信息与电子工程学院115模数转换主时钟：模数转换主时钟：模数转换时钟：模数转换时钟： 模数采样模数采样/保持周期：保持周期： 整个转换周期：整个转换周期：2022-2-4东华理工大学信息与电子工程学院

40、116位位字段字段数值数值说明说明15ADCStart01转换开始位转换开始位无效无效转换开始。在转换结束后，如果转换开始。在转换结束后，如果ADCStart位位不为高，模数转换器自动进入关电模式不为高，模数转换器自动进入关电模式14-12ChSelect000001010011100-111选择模拟输入通道选择模拟输入通道选择选择AIN0通道通道选择选择AIN1通道通道选择选择AIN2通道（通道（BGA封装）封装）选择选择AIN3通道（通道（BGA封装）封装）所有通道关闭所有通道关闭11-0Reserved保留，读时总为保留，读时总为02022-2-4东华理工大学信息与电子工程学院11720

41、22-2-4东华理工大学信息与电子工程学院118位位字段字段数值数值说明说明15-8SampTimeDiv0-255采样和保持时间分频字段。该字采样和保持时间分频字段。该字段同段同字段一起决定采字段一起决定采样和保持周期样和保持周期7-4Reserved保留保留3-0ConvRateDiv0000-1111转换时钟分频字段，该字段同转换时钟分频字段，该字段同字段一起决定采样字段一起决定采样和保持周期和保持周期2022-2-4东华理工大学信息与电子工程学院119位位字段字段数值数值说明说明15-9Reserved保留保留8IdleEn01模数转换器时钟使能位模数转换器时钟使能位时钟使能时钟使能在

42、运行休眠指令时时钟停止在运行休眠指令时时钟停止7-0SystemClkDiv0-255系统时钟分频字段系统时钟分频字段ADC Clock = (System Clock) / (SystemClkDiv + 1)2022-2-4东华理工大学信息与电子工程学院120=144MHz/36=4MHz，ADC Clock = (System Clock) / (SystemClkDiv + 1)SystemClkDiv=35；2MHz，2MHz2ADC = (ADC Clock) / (2 (ConvRateDiv + 1)ConvRateDiv=0 ADC = 13 (1 / ADC Convers

43、ion Clock) = 13 (1 / (2 MHz) = 6.5s；2022-2-4东华理工大学信息与电子工程学院12140s ADC=(1 / (ADC Clock) / (2 (ConvRateDiv + 1 + SampTimeDiv)= (1 / (4 MHz) / (2 (0 + 1 + SampTimeDiv)= 250 ns (2 (0 + 1 + 79) = 40sSampTimeDiv=79； 40s(+6.5s46.5s，=1/46.5s =21.5 KHz。2022-2-4东华理工大学信息与电子工程学院1222022-2-4东华理工大学信息与电子工程学院123void

44、 ADC_setFreq(int cpuclkdiv,/0-255int convratediv,/0-16int sampletimediv);/0-255int i=35,j=0,k=79;ADC_setFreq(i,j,k); ADC_readint channel=0,samplenumber=3;Uint16 samplestorage3=0,0,0;ADC_read(channel,samplestorage,samplenumber);/* 03， */* samplestorage */2022-2-4东华理工大学信息与电子工程学院1242022-2-4东华理工大学信息与电子工

45、程学院125RTCX1TCLKNRESET外设总线外设总线RTCX1TCLKNRESET外设总线外设总线RTCX22022-2-4东华理工大学信息与电子工程学院1262022-2-4东华理工大学信息与电子工程学院127地地 址址名名 称称功功 能能十进制数字范围十进制数字范围1800hRTCSEC秒秒05900591801hRTCSECA秒报警秒报警059无关状态无关状态0059C0FF1802hRTCMIN分钟分钟05900591803hRTCMINA分钟报警分钟报警059无关状态无关状态0059C0FF1804hRTCHOUR12小时模式小时模式24小时模式小时模式1120230012（上

46、午）（上午）8192（下午）（下午）00231805hRTCHOUTA12小时报警模式小时报警模式24小时报警模式小时报警模式112无关状态无关状态023无关状态无关状态0012（上午）（上午）8192（下午）（下午）C0FF0023C0FF1806hRTCDAYW星期星期星期报警星期报警1717无关状态无关状态1717C0FF1807hRTCDAYM日RTCMONTH月月11201121809hRTCYEAR年年09900992022-2-4东华理工大学信息与电子工程学院128位位字字 段段数数 值值说明说明7UIP01更新位更新位至少至少244s不会发生更新不会发

47、生更新再再UIP位变高后，在位变高后，在244s内将会发生更新内将会发生更新65Reserved保留保留40RS000000000100010000110010000101001100011101000010010101001011011000110101110011111000011111周期中断间隔时间选择周期中断间隔时间选择无无3.90625msReserved7.8125ms Reserved122.070s 8192次次/秒秒244.141s488.281s976.5625s1.953125ms3.90625ms7.8125ms15.625ms32.25ms62.5ms125ms25

48、0ms500ms 2次次/秒秒1分钟分钟2022-2-4东华理工大学信息与电子工程学院129位位字段字段数值数值说明说明7SET01将缓冲同时间、日历和报警寄存器分离或连接将缓冲同时间、日历和报警寄存器分离或连接缓冲同时间、日历和报警寄存器连接缓冲同时间、日历和报警寄存器连接缓冲同时间、日历和报警寄存器分离使得读写操作缓冲同时间、日历和报警寄存器分离使得读写操作可以独立与更新周期可以独立与更新周期6PIE01周期中断使能位周期中断使能位周期中断禁止周期中断禁止周期中断使能周期中断使能5AIE01报警中断使能位报警中断使能位报警中断禁止报警中断禁止报警中断使能报警中断使能4UIE01更新结束中断

49、使能位更新结束中断使能位更新结束中断禁止更新结束中断禁止更新结束中断使能更新结束中断使能32Reserved保留保留1TM01计时模式位计时模式位12小时模式小时模式24小时模式小时模式0Reserved保留保留2022-2-4东华理工大学信息与电子工程学院130位位字字 段段数数 值值说明说明7IRQF01中断请求状态标志中断请求状态标志：标志是否有中断发生：标志是否有中断发生没有中断没有中断至少有一个中断发生至少有一个中断发生6PF01周期中断标志周期中断标志没有中断没有中断如果周期中断位（如果周期中断位（PIE）使能，则发生周期中断）使能，则发生周期中断5AF01报警中断标志报警中断标志

50、没有中断没有中断如果周期中断位（如果周期中断位（AIE）使能，则发生报警中断）使能，则发生报警中断4UF01更新结束中断更新结束中断没有中断没有中断如果更新结束中断（如果更新结束中断（UIE）使能，则发生更新结）使能，则发生更新结束中断束中断30Reserved保留保留2022-2-4东华理工大学信息与电子工程学院131RTC_Config myConfig = 0 x0, /* */0 x10, /* */0 x18, /* */0 x10, /* */0 x10, /* */0 x13, /* */0 x06, /* */0 x11, /* */0 x05, /* */0 x01, /*

51、*/0 x10, /* */0 x02, /* */; RTC_config(&myConfig);2022-2-4东华理工大学信息与电子工程学院1322022-2-4东华理工大学信息与电子工程学院133RTC_Date getDate;RTC_getDate(&getDate);RTC_Date myDate = 0 x01, /* 2001年 */0 x05, /* 5月*/0 x10, /* 10号 */0 x05 /* 星期五 */;RTC_setDate(&myDate);2022-2-4东华理工大学信息与电子工程学院1342022-2-4东华理工大学信息与电子工程学院1352022-2-4东华理工大学信息与电子工程学院1362022-2-4东华理工大学信息与电子工程学院1372022-2-4东华理工大学信息与电子工程学院138位位字段字段数值数值说说 明明15-14保留保留13-12看门狗定时器输出复用连接看门狗定时器输出复用连接输出连接到定时器中断输出连接到定时器中断输出连接到不可屏蔽中断输出连接到不可屏蔽中断输出连接到复位端输出连接到复位端输出不连接输出不连接11该位决定在调试遇到断点时看门狗的状态该位决定在调试遇到断点时看门狗的状态看门狗