FPGA-VHDL硬件描述语言基础-内部结构(精)

1、数字电路的基本组成任何组合电路都可表示为其所有输入信 号的最小项的和或者最大项的积的形式。时序电路包含可记忆器件（触发器）， 其反馈信号和输入信号通过逻辑关系再 决定输出信号。的逻辑符号表示方法被擦除断幵）单元“与”阵歹（可编程乘积项十硬线被编PROM 纟吉构与阵列为全译码阵列， 器件的规模将 随着输入信号薮量 n n的增加成 2 指数 级增长。因此 PROMPROM般只用于 数据存储器，不适 于实现逻辑函数。 EPROMEPROM 和 EEPROMEEPROM2” 积戒，个入PROMm 个出PROM II件2. 3 PAL i件PAL 结构与阵列可编程使输入项增多，或阵列固定使器件简化。或阵

2、列固定明显影响了器件编程的灵活性-AT 侨列町 0FQx ；mn交又点连權 为闵定连擔PLA PLAPLA 的内部结构在简单 PLDPLD 中有最高的灵活性。m 2. 2 PLA器件4 MA 1 WI 岀!6*HI|PLA3*2h(o轉列切盯横IVxI* Iffl 2.4OALaoism用 PAL 实现全加器AnBnCnAnCnGAL 结构整迄AnBnCnHr阵期TJ“或”阵列（固定）S广ABC+MC + ABC + MCC，AA+/+BCDACKNEXTCKGAL 器件与PAL 器件的区别在于用口 J编程的输出逻辑宏单元（OLMC）代替固定的或阵列。 可 以实现时序 电路。ootcOLMCg

3、rr-Mi m w2s 3VBMB MB MW CM MB ii丽丽丽i丽i-iii-jjiii前丽 . . * VOtAK!OtAK?onF=OUMCOLMC(1SF=ocxcF=OLMC1OLMC216GAL器件的0 LMCOutput Logic Macro CellCII-或门控制选择 J每个 OLMC 包含或阵列中的一个或门纟口成：异或门：控制输出 信号的极性 D 触发器：适合设 计时序电路-4 个多路选择器输出使I能选择匸由乌fi3H输出_ I -. ThbCKS2.5 GAL 站输岀連幣max反馈信CPLDCPLD 内部结构（AlteraAltera 的 MAX7000SMAX7

4、000S 系列）NPJT/GLCKI CD-NPtTPGCLRn O：NF9T0ei(=- NRJTFOE2 O亍3-8 to 16；VO pine :E2-E3-I/OLAB逻辑阵 列模块，1lo161616LABBI/O 单元I/O17X)32-4ZdJ Bio 16SUOpiM-S3一S38lo 16LABO8 to 16to 16MMCTOCAIIRT 8io 1MnT/nJIari制块EZ3-E3 162LTOpm-3连线资源*砒砒 pld. com. cn逻辑阵列模块中包含多个宏单元可编程的 I/O 单元能兼容 TTLTTL 和 CMOSCMOS 多种接口和电压标准可配置为输入、输

5、出、双向、集电极开路和三 态等形式能提供适当的驱动电流降低功耗，防止过冲和减少电源噪声支持多种接口电压（降低功耗）1.20.5um,5V0.35um,3.3V0.25um,internal 2.5V,I/O3.3V0.18um,internal 1.8V,I/O2.5V and 3.3V图2.12 FPGA结构原理图可编程连线阵列在各个逻辑宏单元之间以及逻辑宏单元 与I/OI/O 单元之间提供信号连接的网络 CPLDCPLD 中一般采用固定长度的线段来进行 连接，因此信号传输的延时是固定的， 使得时间性能容易预测。FPGA 结构原理图内部结构称为LCA (Logic CellArray)由三个

6、部分组成：可编程逻辑块(CLB)可编程输入输出 模块(IOB)可编程内部连线(PIC)ayn!nHPICCO CD町内H逹ttPIIOBCD CD CD CD o oeo o o oa o o o oI8 O 8OOOOOOOO88OOOOOOOOB8OOOOOOOO8 0 0 0 0 0 8o wr- -CLB 包含多 个逻辑单元 JLE 内部结构查找表的基本原理N个输入的逻辑函数需要 2的 N 次方的容量的 SRAM 来实现，一般多个输入的查找表采用多个逻辑块 级连的方式查找表的基本原理_ N 个输入的逻辑函数需要 2 的 N 次方的容量的 SRAM 来实现，一般多于输入的查找表采用多个逻

7、辑块 级连的方式可灵活配置的 RAMRAM 块 用途-实现比较复杂的函数的查找表， 如正弦、 余 弦等。可实现多种存储器功能， 如 RAM,RAM, ROM,ROM,双 口 RAM,RAM,FIFO,FIFO, StackStack 等灵活配置方法：256X8,256X8,也可配成 512X4512X4FPGA内部晶体震荡器咼速反向放人器用于和外部 晶体相接，形 成内部晶体振 荡器。提供将振荡波形二分频成对 称方波的功能。-C3 XTAL1BWPNPt mPTIA100 PINTiop tPOFP164 PINirsPiN1 fj3TZ2jjl IKSI47105TI4| XT AL2(IN)

8、 43S3 . L11ei 10M1376wPISfi 2.26内部几体16册31IDFJtOx#的Bl值R10- 1 MQ R2 0- 1C1.C2 10-40 pF VI 1-20MM1CPLD 与 FPGA 的区别CPLDFPGA内部结构ProducttermLookup Table程序存储内部 EEPROMSRAM,外挂 EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源EAB,锁相环保密性可加密一般不能保密- -FPGAFPGA 采用 SRAMSRAM 进行功能配置，可重复编程，但系统掉电后，SRAMSRAM 中的数据

9、丢失。因此，需在 FPGAFPGA 外加 EPROMEPROM, ,将配置数据写入其中， 系统每次上电自动将数 据引入SRAMSRAM 中。CPLDCPLD 器件一般采用 EEPROMEEPROM 存储技术，可重复编程，并且系 统掉电后，EEPROMEEPROM 中的数据不会丢失， 适于数据的保密。 FPGAFPGA 器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的 组合电路则需要几个 CLBCLB 结合起来实现。 CPLDCPLD 的与或阵列结构，使其适于实现大 规模的组合功能，但触发器资源相对较 少。FPGA 与 CPLD 的区别FPGAFPGA 与 CPLD 的区别 FP

10、GAFPGA 为细粒度结构，CPLDCPLD 为粗粒度结构。FPGAFPGA 内部有丰富连线资源，CLBCLB 分块较 小，芯片的利用率较高。CPLDCPLD 的宏单元 的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接, 其容量有限，限制了器件的灵活布线，因 此 CPLDCPLD 利用率较 FPGAFPGA 器件低。 FPGAFPGA 为非连续式布线，CPLDCPLD 为连续式布线。FPGAFPGA 器件在每次编程时实现的逻辑功能一样， 但走的路线不同，因此延时不易控制，要求开 发软件允许工程师对关键的路线给予限制。CPLDCPLD 每次布线路径一样，CPLDCPLD 的连续式互连 结构利用具有同样长度的一些金属线实现逻辑 单元之间的互连。 连续式互连结构消除了分段 式互连结构在定时上的差异， 并在逻辑单元之 间提供快速且具有固定延时的通路。CPLDCPLD 的 延时较小。在系统编程技术ISPIn System Program对 PLDPLD 的逻辑功能可随吋进行修改。由LatticeLattice 公司率先发明优点：方便硬件的调试方便硬件版本的升级，类似于软件升级I在系统编程技