vhdl基础复习题

1、、名词解释1. VHDL（Very high speed intergated circuit Hardware DescriptionLanguage） : 非常高速集成电路的硬件描述语言。2. 实体说明：用来描述电路器件的外部情况及各信号端口的基本性质。3. 结构体: 通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电路结构（结构描述） ，从而建立设计实体输出与输入之间的关系。4. 类属表: 用来确定设计实体中定义的局部常数，用以将信息参数传递到实体， 用类属表指明器件的一些特征。 最常用的是上升沿和下降沿之类的延迟时间，负载电容、驱动能力和功耗等。5. 数据对象: 数据对象是数

2、据类型的载体，共有三种形式的对象：Constant（常量） 、 Variable （变量） 、 Signal （信号） 。6. 并行语句: 并行语句有五种类型，可以把它们看成结构体的五种子结构。这五种语句结构本身是并行语句， 但内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句， 如进程内部包含的即为顺序语句。 五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。7. 程序包 : 程序包可定义一些公用的子程序、常量以及自定义数据类型等。各种VHD闾译系统都含有多个标准程序包，如 Std-Logic-1164和Standard程序包。 用户也可已自行设计程序包

3、。 程序包由两个独立的单元组成： 程序包声明单元和程序包体单元构成。二、写出下列缩写的中文（或者英文）含义1. ASIC专用集成电路2. FPGA现场可编程门阵列3. IP 知识产权核（软件包）4. JTAG联合测试行动小组5. VHDL 超高速集成电路硬件描述语言6. FPGA 现场可编程门阵列7. RTL 寄存器传输级8. SOPC 可编程片上系统EAB 嵌入式阵列块HDL硬件描述语言9. LPM参数可定制宏模块库10. RTL寄存器传输级11. UART 串口(通用异步收发器)12. ISP 在系统编程13. IEEE电子电气工程师协会14. ASIC专用集成电路15. LAB逻辑阵列块

4、16. IP核：是指完成某种功能的设计模块。17. FPGA:现场可编程门阵列。18. SOC:系统芯片，是指把一个完整的系统集成在一个芯片上。19 .HDL:硬件描述语言，是一种用文本形式来描述和设计电路的语言。20 .综合：指的是将较高层次的设计描述自动转化为较低层次描述的过程。能够将原理图或HDL语言表达成描述的电路功能转化为具体结构网表的 工具。21 .适配：将由综合器产生的网表文件配置于指定的目标器件中，并产生最 终的可下载文件。22 .仿真：对所设计电路的功能的验证。23 .编程：把适配后生成的编程文件装入到 PLD器件中的过程。24 .参数化模块库：参数化模块库中是一些经过验证的

5、功能模块，用户可以 根据自己的需要设定模块的端口和参数，即可完成模块的定制。25 . PLD：可编程逻辑器件(Programmable Logic Device)26 . PLA：可编程逻辑阵列(Programmable Logic Array)27 . PAL：可编程阵列逻辑(Programmable Array Logic)28 . GAL ：通用阵列逻辑(Generic Array Logic)29 . CPLD ：复杂可编程逻辑器(Complex Programmable Logic Device)30 .ASIC:专用集成电路(Application Specific Integra

6、ted Circuit)31 . ISP:在系统编程(In-System Programmable三、填空题1. CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O捽制模块和可编程 内部连线 第三部分组成。2. FPGA由可编程逻辑块(CLB)、 可编程百由单元(I/O)和可编程百连三种 可编程电路和一个SRAM结构的配置存储单元组成。3. CPLD是基于 乘积项 的可编程结构、即由可编程的与阵列和固定的或阵列 来完成功能。而FPGA采用查找表LUT结构的可编程结构。4. 硬件描述语言（HDL）是EDA技术的重要组成部分，是电子系统硬件行为描 述、结构描述、数据流描述的语言。它的种类很多，

7、如VHDL 、 VerilogHDL 、 AHDL 。5. VHDL的基本描述语句包括一系列 顺序语句和并行语句两大基本描述语句。6. VHDL的库分为两类：设计库 和 资源库。7. 利用EDA技术进行电路设计时设计输入有多种方式，如：波形输入方式、原理图输入方式、文本输入方式。8. VHDL实体部分的端口模式用来说明信号的流动方向，共有四种类型：IN、OUT、BUFFER、 INOUT 。9. 结构体的结构化描述主要描述电路的组成，即元件之间的互连。主要用 元件 例化语句和生成语句来实现。10. VHDL语言的操作符有四种，即 逻辑运算符、关系运算符、算术运算符、及 置运算符。11. EDA

8、即电子设计自动化一。12. CPLD和FPGA统称为高密度可编程逻辑器件13. 可编程逻辑器件的设计过程可以分为四个步骤 _设计输入_,_设计实现, 设计校验，下载编程14. 目前应用最广泛的 HDL（硬件描述语言）有VHDL _,_Verilog-HDL15. 构成一个完整的VHDL语言程序的五个基本结构是 实体，结构体,库,程序包，配置_。VHDU勺实体说明部分（ENTITY主要功能是描述电路的外部接口16、VHDL中有三种基本的数据对象，分别是 常量信号、变量 。在VHD印句中，“-”符号表示注释17、在VHDL中，把“DATA'定义为信号，数据类型为整数的语句在VHDL中，语句

9、CLK EVENT AND CLK =1'表示信号CLK的上升沿10、VHDLS序文件的扩展名是VHD18.将硬件描述语吉转化为硬件电路的重要工具软件称为HDL综合器 。19 . EDA的设计输入主要包括文本输入方式、图形输入和波形输入方式。20 .文本输入是指采用 硬件描述语言进行电路设计的方式。21.功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑 功能验证，因此又称为前仿真。22.时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为后仿真或延时仿真。23. 硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常

10、用的并称之为 自顶向下（Top-Down）的设计法。24. EDA设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤。25. EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。26. EDA工具大致可以分为 设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）和下载器等五个模块。27、VHDL的实体由实体声明部分和 结构体组成。28、VHDL的实体声明部分指定了设计单元的 输入/输出端口或引脚,它是设计 实体对外一个通信界面，是外界可以看到的部分。29、VHDL的结构体用来描述设计实体的逻辑结构和逻辑功能,它由VHDL语 句构成，是外界看不到的部分。30、在VHDL的端

11、口声明语句中，端口方向包括IN （输入）、OUT （输出）、INOUT （双向）和BUFFER （具有读功能的输出）。31、VHDL的变量（VARIABLE ）是一个局部量,它只能在进程、函数和过程中 声明和使用。32、VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳 当前侑、也可 以保持历史值。33、在VHDL中，标准逻辑位数据有九逻辑值。34、VHDL的顺序语句只能出现在井程、过程和函数中，是按程序书写的顺序 自上而下、一条一条地执行。35、VHDL并行语句在结构体中的执行是并行运行的、具执行方式与语句书写的 顺序无关。36、在VHDL的各种并行语句之间，可以有 信号来交换信息。

12、37、VHDL的PROCESS （进程）语句是由顺序语句组成的.但其本身却是并行 语句。38、VHDL的并行信号赋值语句的赋值目标必须都是39、VHDL的子程序有 过程 和函数两种类型。40、VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入程序包141、VHDL的函数分为函数首和函数体两部分.调用前需要将它们装入程序包中。42、元件例化是将预先设计好的设计实体作为一个 元件，连接到当前设计实体中 一个指定的端口。43、程序包是用VHDL语言编写的，其源程序也需要以.VHD文件类型保存。44、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为文本输入 设计法45、数字系统中

13、常用的LSI （大规模集成电路）可分为非用户.定制电路（又称为通用集成电路）、全用户定制电路（又称为专用集成电路和半用户定制电路三种类型。46、可编程逻辑器件PLD属于半用户定制电路。47、利用EDA工具，设计者只需用 硬件描述语言来完成对系统功能的描述,然 后由计算机软件自动完成设计处理，得到 PLD设计结果。48、 基于EDA技术的设计中，通常有两种设计思路，一种是自顶向下的设计思路，一种是自底向上的设计思路。49、 IP核分为硬核、固核和软核三种类型。50、 数字器件经历了从SSI> MSI> LSI到VLSI ,直到现在的SOC51、数字系统的实现主要可选择两类器件，一类是

14、可编程逻辑器件（ PLD）,另一类是专用集成电路（ASIC）。52、 基于FPGA/CPLD器件的数字系统设计主耍包括设计输入、综合FPGA/CPLD器件适配、仿真和编程下载等步骤。53、 设计输入有多种表达方式，最常用的是原理图方式和 HDL文本方式两种。54、原理图设计应输入源文件、然后创建工程、对设计进行编译，之后进行波形 仿真。55、在QuartusII创建工程要设定有关内容如工程名、目标器件、选用的综合器和仿真器等。56、在QuartusII中进行波形仿真需进行如下步骤：打开波形编辑器、输入信号节点、编辑输入信号波形、仿真器参数设置和观察仿真结果。57、SPLD （简单的可编程逻辑器

15、件）包括PROM、PLA、PAL和GAL四类器件。58、HDPLD （高密度可编程逻辑器件）主要包括 CPLD和FPGA两类器件。59、PLD器件按照可以编程的次数可以分为一次性编程器件和可多次编程器件两类。四、选择题1、LIBRARY A;USE IEEE.STD_LOGIC_1164.ALL;A. IEEE B. STD2、ENTITY counter ISPORT（ Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR（2 DOWNTO 0）;END B;A. counter23 B. counter C. work3、ENTITY counter

16、 ISPORT（ Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);ARCHITECTURE a OF _B ISA. counter23 B. counter C. work4、 ARCHITECTURE a OF mux4 IS BEGINEND _A_；A. a B. b C. c5、 LIBRARY IEEE;A.ALL;A. STD_LOGIC_1164 B. IEEE_LOGIC_1164 C. WORK_LOGIC_11646、下列是一个四选一的数据选择器的实体，S， A ， B ， C， D 是输入端， Y 是

17、输出端ENTITY multi_4v ISPORT(S:_A STD_LOGIC_VECTOR (1 DOWNTO 0);A,B,C,D :_A_ STD_LOGIC;Y :_B STD_LOGIC);END multi_4v;A. IN B . OUT C. BUFFER7、下面是一个计数器的实体，clk 是输入端， q 是输出端ENTITY countclr ISPORT(clk :_ASTD_LOGIC;q :CSTD_LOGIC_VECTOR(7 DOWNTO 0);END countclr;ARCHITECTURE one OF countclr ISBEGINA. IN B. OU

18、T C. BUFFER8、 ARCHITECTURE one OF multi_4v IS_BEND one;A. IN B. BEGIN C. END9、 PROCESS(clk)VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);_CIF clk'event AND clk='1' THENEND PROCESS;A. IN B. END C. BEGIN10、 CASE D ISWHEN 0_AS_C"0000001"-0A. => B. >= C. <=11、 IF clr='0&

19、#39; THEN qtmp:="00000000"ELSE qtmp:=qtmp+1;B;A. END PROCESS B. END IF C. BEGIN12、 IF j='0' AND k='0' THEN NULL;_C j='0' AND k='1' THENqtmp<='0'A. ELSEIF B. ELSE IF C. ELSIF13、 PROCESS(clk)VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINIF clk&#

20、39;event AND clk='1' THENIF clr='0' THEN qtmp_ C_"00000000"A. => B. >= C. :=14、 PROCESS(clk)_B qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF clk'event AND clk='1' THENIF clr='0' THEN qtmp<="00000000"A. VARIABLEC. BEGIN15、下面是循环移位寄存器的部分程序do

21、ut(4 DOWNTO 1)<=dout(3 DOWNTO 0);_C<=dout(4);A. dout(1)B. dout(3)C. dout(0)16、进程(proces§语句是 BA.顺序语句B.并行语句C.其它17、IF语句是AA.顺序语句B.并行语句C.其它17、将设计的系统或电路按照EDA 开发软件要求的某种形式表示出来，并送入计算机的过程称为(A)。A.设计输入B.设计输出C.仿真D.综合18、包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为 ( B ) 。19、在设计输入完成之后，应立即对设计文件进行( B )。

22、20、 在设计处理过程中，可产生供器件编程使用的数据文件， 对于 CPLD 来说是产生( A )文件。A.熔丝图B.位流数据C.图形 D.仿真21、 在设计处理过程中文件可产生供器件编程使用的数据文件， 对于 FPGA 来说 是生成( B )文件。A.熔丝图B.位流数据C.图形 D.仿真22、在EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ B ）。23、在 EDA 上具中，能完成在目标系统器件上布局布线软件称为 （ C） 。24、一个能为VHDL 综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（ C ） 。A.设计输入B.设计输出C.设计实体D.设计结构25

23、、 VHDL 的设计实体可以被高层次的系统（ D ） ，成为系统的一部分。A.输入B.输出 C.仿真D.调用26、 VHDL 常用的库是（ A ）标准库。A.IEEETDC.WORKD.PACKAGE27、在 VHDL 的端口声明语句中，用（ A ）声明端口为输入方向。A.INC.INOUT R28、在 VHDL 的端口声明语句中，用（ B ）声明端口为输出方向。A.INC.INOUTR29、在 VHDL 的端口声明语句中，用（ C ）声明端口为双向方向。A.INC.INOUTR30、在VHDL中，16#FE#属于（B ）文字。31、在 VHDL 标识符命名规则中，以（ A ）开头的标识符是正

24、确的。32、在 VHDL 中，（ D ）的数据传输是立即发生的，不存在任何延时的行为。33、在 VHDL 中，（ A ）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间。34、在VHDL 中，为目标变量的赋值符号是（ C ） 。A.= ：B.= C.:=D.<=35、在VHDL 中，为目标信号的赋值符号是（ D ） 。A.= ：B.= C. :=D.<=36、在VHDL 的 IEEE 标准库中，预定义的标准逻辑位数据STD_LOGIC 有（ D ）种逻辑值。B.3C.837、在 VHDL 的 IEEE 标准库中，预定义的位数据类型BIT 有（ A ）种逻辑值。B.3C.8

25、38、在VHDL 中，用语句（ B ）表示检测 clock 的上升沿。 event event and clock= 1 C.clock= 1 event and clock= 039、在VHDL 中，用语句（ D ）表示检测 clock 的下降沿。 event event and clock= 1 C.clock= 0 event and clock= 040、在 VHDL 中， IF 语句中至少应有1 个条件句，条件句必须由（ C ）表达式构成。41、 在 VHDL 的 CASE 语句中， 条件句中的“ => ” 不是操作符， 它只相当于（ B ）的作用。42、在 VHDL 的 FO

26、R-LOOP 语句中的循环变量是一个临时变量，属于 LOOP 语句的局部变量， （ B ）事先声明。A.必须43、在 VHDL 中，含 WAIT 语句的进程PROCESS 的括弧中（ B ）再加敏感信号，否则是非法的。A.可以44、在 VHDL 的并行语句之间，可以用（ C ）来传送往来信息。A.变量45、在VHDL中，PROCESS结构是由（ A ）语句组成的。A.顺序46、 VHDL 的块语句是并行语句结构，它的内部是由（ C ）语句构成的。A.顺序和并行47、在 VHDL 中，条件信号赋值语句 WHEN ELSE 属于（ C ）语句。A.顺序兼并行48、在元件例化（COMPONENT ）

27、语句中，有（ D ）符号实现名称映射，将例化元件端口声明语句中的信号名与 PORT MAP （ ）中的信号名关联起来。A.= B. :=C.<=D.=>49、 VHDL 的 WORK 库是用户设计的现行工作库，用于存放（ A ）的工程项 目。A. 用户自己设计50、 在VHD印言中，下列对进程（PROCESSi§句的语句结构及语法规则的描述中，不正确的是： DA. PROCESS一无限循环语句B.敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C.当前进程中声明的变量不可用于其他进程D.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成51、 下面对利用

28、原理图输入设计方法进行数字电路系统设计， 哪一种说法是正确的： BA原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B.原理图输入设计方法一般是一种自底向上的设计方法C.原理图输入设计方法无法对电路进行功能描述D.原理图输入设计方法不适合进行层次化设计52、对于信号和变量的说法，哪一个是不正确的： AA.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样53、VHDLS言共支持四种常用库，其中哪种库是用户的 VHD段计现行工作库：DA. IEEE 库B. VITAL 库C. STD库D. WORK作库5

29、4、下列语句中，不属于并行语句的是： BA.进程语句B. CASES旬C.元件例化语句D. WHENELSE语句55、IP核在EDAg术和开发中具有十分重要的地位；提供用 VHD由硬件描述语 言描述的功能块，但不涉及实现该功能块的具体电路的 IP核为。A56、综合是EDA设计流程的关键步骤，在下面对综合的描述中， 是错误的。Da）综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；b）综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；c）为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综 合约束；d）综合可理解为，将软件描述与给定的硬

30、件结构用电路网表文件表示的映 射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。57、大规模可编程器件主要有 FPGA、CPLD两类，下列对FPGA结构与工作 原理的描述中，正确的是 C oa） FPGA是基于乘积项结构的可编程逻辑器件；b） FPGA是全称为复杂可编程逻辑器件；c）基于SRAM勺FPGAS件，在每次上电后必须进行一次配置；d)在Altera公司生产的器件中，MAX7000C歹1属FPGA结构。58、进程中的变量赋值语句，其变量更新是。 Aa) 立即完成；b) 按顺序完成；c) 在进程的最后完成；都不对。59、 VHDL 语言是一种结构化设计语言；一个设计实体(电路模块)

31、包括实体与结构体两部分，结构体描述。 Da) 器件外部特性；b) 器件的综合约束；c) 器件外部特性与内部功能；d) 器件的内部功能。60、不完整的IF 语句，其综合结果可实现。 AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路61、下列EDA 软件中，哪一个不具有逻辑综合功能： 。 BA. Max+Plus IIB. ModelSimC. Quartus IISynplify62、 进程中的信号赋值语句，其信号更新是_C。a) 按顺序完成；b) 比变量更快完成；c) 在进程的最后完成；都不对。五、简答题1、简述元件例化语句的作用，组成及格式。答：把已经设计好的设计实体称

32、为一个元件或一个模块，它可以被高层次的设计引用。引用时就会用到元件声明和元件例化语句。二者缺一不可。1)元件声明COMPONEN宙件实体名PORT (元件端口信息)；END COMPONE；NT2)元件例化例化名：元件名 PORT MAP (端口列表)2、简述VHDL的程序结构答：1） USE定义区2） PACKAGE义区3） ENTITY定义区4） ARCHITECTURE义区5） CONFIGURATION义区3、写出ENTITY定义区的命令格式，并叙述它的作用是什么？答：格式： ENTITY 实体名ISPORT （端口表）；END ENTITY实体名；实体说明作用：用来描述电路器件的外部

33、情况及各信号端口的基本性质。4、写出ARCHITECTUF定义区的命令格式，并叙述它的作用是什么？答：格式： ARCHITECTURE结构体名 OF 实体名IS 说明语句；BEGIN并行语句；END ARCHITECTURE结构体名;作用：通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电 路结构（结构描述），从而建立设计实体输出与输入之间的关系。5、VHD*程序有什么作用？它有哪两种方式？答：子程序（Subprogram作用：由一组顺序语句组成，是为了在程序中重 复使用而设立的。VHD叶的子程序包括过程（PROCEDURE口函数（FUNCTION 等两类6、简述CPLD的结构。答：

34、CPLD的基本结构由可编程逻辑阵列（LAB）、可编程I/O控制模块和可编程内部连线（PIA）等三部分组成。1 .可编程逻辑阵列（LAB）可编程逻辑阵列又若干个可编程逻辑宏单元（Logic Macro Cell, LMC ）组成，LMC内部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路， 能独立地配置为时序或组合工作方式2,可编程I/O单元（IOC）CPLD 的 I/O 单元（ Input/Output Cell， IOC） ，是内部信号到 I/O 引脚的接口部分。 根据器件和功能的不同， 各种器件的结构也不相同。 由于阵列型器件通常只有少数几个专用输入端，大部分端口均为 I/O 端，而

35、且系统的输入信号通常需要锁存。因此I/O 常作为一个独立单元来处理。3可编程内部连线（ PIA ）可编程内部连线的作用是在各逻辑宏单元之间以及逻辑宏单元和 I/O 单元之间提供互连网络。 各逻辑宏单元通过可编程连线阵列接收来自输入端的信号， 并将宏单元的信号送目的地。 这种互连机制有很大的灵活性， 它允许在不影响引脚分配的情况下改变内部的设计。7、 PLD 有那几种编程技术?答：（1）熔丝（Fuse和反火§丝（Anti-fuse）编程技术熔丝编程技术是用熔丝作为开关元件， 这些开关元件平时 （在未编程时） 处于连通状态， 加电编程时， 在不需要连接处将熔丝熔断， 保留在器件内的熔丝模

36、式决定相应器件的逻辑功能。反熔丝编程技术也称熔通编程技术， 这类器件是用逆熔丝作为开关元件。 这些开关元件在未编程时处于开路状态， 编程时， 在需要连接处的逆熔丝开关元件两端加上编程电压， 逆熔丝将由高阻抗变为低阻抗， 实现两点间的连接， 编程后器件内的反熔丝模式决定了相应器件的逻辑功能。（ 2）浮栅型电可写紫外线擦除编程技术浮栅管相当于一个电子开关， 加电写入， 电压脉冲消除后， 浮栅上的带电粒子可以长期保留； 当浮栅管受到紫外光照射时， 擦除所记忆的信息， 而为重新编 程做好准备。（ 3）浮栅型电可写电擦除编程技（E2PROM）编程和擦除都是通过在漏极和控制栅极上加入一定幅度和极性的电脉冲

37、来实现，可由用户在 “现场 ”用编程器来完成。（ 4） SRAM 编程技术与浮栅型熔丝结构基本相同。 SRAM 编程技术是在FPGA 器件中采用的主要编程工艺之一。 SRAM 型的 FPGA 是易失性的，断电后其内部编程数据（构造代码）将丢失，需在外部配接ROM 存放 FPGA 的编程数据。8、 什么是边界扫描技术?其原理是什么 ?答：边界扫描测试技术（ Boundary Scan Testing， BST） ，主要用于解决可编程逻辑器件芯片的测试问题。这种测试可在器件正常工作时捕获功能数据。 器件的边界扫描单元能够迫使逻辑追踪引脚信号， 或是从引脚或器件核心逻辑信号中捕获数据。 强行加入的测

38、试数据串行地移入边界扫描单元， 捕获的数据串行移出并在器件外部同预期的结 果进行比较。标准的边界扫描测试只需要五根信号线，即TDI （测试数据输入）、TDO （测试数据输出） 、 、 TRST （测试复位输入）TMS （测试模式选择）和TCK （测试时钟输入） ， TRST 能够对电路板上所有支持边界扫描的芯片内部逻辑和边界管脚 进行测试。应用边界扫描技术能够增强芯片、电路板甚至系统的可测试性。9、 简述 FPGA 的结构。答： FPGA 由可编程逻辑块（ CLB） 、输入/输出模块（IOB ）及可编程互连资源（PIR）等三种可编程电路和一个 SRAM结构的配置存储单元组成。1可编程逻辑块（

39、CLB ）CLB 主要由逻辑函数发生器、触发器、数据选择器等电路组成。2输入/输出模块（IOB ）IOB 主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成，每个 IOB 控制一个引脚，它们可被配置为输入、输出或双向 I/O 功能。3可编程互连资源（PIR）PIR 由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。实现FPGA 内部的 CLB 和 CLB 之间、 CLB 和 IOB 之间的连接。10、 设计时怎样选择CPLD 和 FPGA 器件 ?答：从以下几个方面进行选择：1逻辑单元CPLD中的逻辑单元是大单元，通常其变量数约2028个。FPGA逻辑

40、单元是小单元，其输入变量数通常只有几个，2内部互连资源与连线结构FPGA 单元小、互连关系复杂，所以使用的互连方式较多。 CPLD 不采用分段互连方式，它使用的是集总总线。3编程工艺CPLD 属于只读（ ROM ）型编程，可以反复编程，但它们一经编程，片内逻辑就被固定，如果数据改变就要进行重新擦写。 FPGA 芯片采用 RAM 型编程，功耗低， 但掉电后信息不能保存， 必须与存储器联用。 每次上电时须先对芯片配置，然后方可使用。4规模逻辑电路在中小规模范围内， 选用 CPLD 价格较便宜， 能直接用于系统。 对 于大规模的逻辑设计,则多采用FPGA.5. FPGA和CPLD封装形式的选择FPG

41、A 和 CPLD 器件的封装形式很多。同一型号的器件可以多种不同的封装。11、 数字系统的设计有哪几个步骤 ?答：数字系统设计过程可分为以下几个设计步骤：系统设计、芯片设计、电路设计、 PCB 设计、结构设计及电路调试和系统调试。（ 1）系统设计系统设计是数字系统设计的最高层次。 系统设计主要任务是将设计要求转换为明确的、可实现的功能和技术指标，确定可行的技术方案，且在系统一级（顶层） 进行功能和技术指标的描述。 这类描述一般通过文字来表示就可以， 不会用VHDL 来描述。（ 2）电路设计电路设计主要是确定实现系统功能的算法和电路形式， 在电路级对系统的功能进行描述。 在传统的采用分立元件及中

42、、 小规模集成电路进行逻辑设计时， 往往采用传统的手工设计方法。所需的元器件种类多、数目大；调试复杂，难于修改；设计无灵活性可言。这里基于 FPGA/ CPLD 数字系统的电路设计和传统电路设计方法有本质的区别，只是层次化设计理念一样。（ 3）芯片设计通过对芯片的设计与编程， 实现电路设计所确定的算法和电路形式。 即设计ASIC 。芯片级的基本组成是处理器、存储器、各种接口、时序控制器等。设计者首先根据系统设计的功能模块划分并进行描述， 把功能模块放到芯片中进行设计， 再用它们的连接来构成整个芯片， 从而用单片或几片 FPGA/CPLD 实现系统的主要功能。（ 4）电路板级设计电路板级设计简称

43、 PCB 设计，它是在芯片设计的基础上，通过对芯片和其他电路元件之间的连接， 把各种元器件组合起来构成完整的电路系统；并且依照电路性能、机械尺寸、器件封装形式、工艺及环境要求，确定电路板的尺寸、形状，进行元器件的布局、布线。（ 5）电路调试和系统调试数字系统设计必须进行电路调试和系统调试， 其目的是检查设计中存在的问题。当然，随着EDA 技术的发展，新的技术和工具总是引入新的方法，电路和系统仿真成为系统设计的主要手段， 电路调试和系统调试在某种程度上前移， 使最后的硬件调试变的简单和容易。 但是， 电路和系统的硬件调试是不可缺少的步骤。（ 6）结构设计结构设计包括机箱和面板设计。 结构设计属于

44、工艺和工业造型的问题， 目的是获得较好的电气、机械性能和美观的外形。一般采用计算机辅助工艺规划（ CAPP） 、 机械三维实体等设计软件来实现。 有时这一步骤与其它设计步骤并行进行。12、 什么叫功能仿真？什么叫模拟仿真？、两者有什么区别？答： 功能仿真又称前仿真， 是在不考虑器件延时的理想情况下的一种项目验证方法， 通过功能仿真来验证一个项目的逻辑功能是否正确。 时序仿真又称模拟仿真或后仿真， 是在考虑设计项目具体适配器件的各种延时的情况下的一种项目验证方法。 时序仿真不仅测试逻辑功能， 还测试目标器件最差情况下的时间关系。13、在数字系统设计中锁定引脚的作用是什么？答：将设计文件中的输入、

45、输出信号定位到所选器件的具体物理管脚上。14 . 简述面向 FPGA/CPLD 的 EDA 工程的设计流程。答： EDA 的工程设计流程如下：第一步需要进行“设计输入” ，即用一定的逻辑表达手段将设计表达出来；第二步要进行“逻辑综合” ，就是将电路的高级语言描述转换成低级的，可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件；第三步要进行“目标器件的适配”。在选定的目标器件中建立这些基本逻辑电路 及对应关系（逻辑实现）；第四步要进行目标器件的编程与下载。将由 FPGA/CPLD适配器产生的配置/下 载文件通过编程器或下载电缆载入目标芯片FPGA或CPLD中；最后，要进行硬件仿

46、真/硬件测试，验证有关设计结果与设计构想是否相符。（15 .简述传统设计方法与EDA方法的区别。答：传统的数字系统设计方法是 自下而上的设计方法，是以固定功能元件为基 础，基于电路板的设计方法，主要 设计文件是电路原理图。现代数字系统的设计采用EDA方法，EDA方法是一种自上而下的设计方法， 其方案设计与验证、系统逻辑综合、布局布线、性能仿真、器件编程等均由EDA 工具一体化完成。传统设计方法由于它首先进行的是底层设计，因此缺乏对整个系统总体性能的把握。系统规模越大，复杂度越高，其缺点越突出：设计依赖于设计师的经验， 设计依赖于现有的通用元器件；设计后期的仿真不容易实现和调试复杂；自下而上设计

47、思想的局限；设计实现周期长，灵活性差，耗时耗力，效率低下。EDA技术极大降低了硬件电路设计难度，为电子系统设计带来如下变化： 设计效率提高，设计周期缩短；设计质量提高；设计成本降低；能充分发挥设计 人员的创造性，设计成果的重用性大大提高，省去了不必要的重复劳动。16 .什么叫功能仿真？什么叫模拟仿真？、两者有什么区别？答：功能仿真又称前仿真，是在不考虑器件延时的理想情况下的一种项目验证方 法，通过功能仿真来验证一个项目的逻辑功能是否正确。时序仿真又称模拟仿真或后仿真，是在考虑设计项目具体适配器件的各种延时的 情况下的一种项目验证方法。时序仿真不仅测试逻辑功能，还测试目标器件最差情况下的时间关系

48、。六、解释程序 （30分）要求：1 .解释带有下划线的语句。2 .画出该程序的引脚示意图。3 .说明该程序逻辑功能。程序一library ieee;定义库use ieee.std_logic_1164.all;ENTITY mux21 is义实体 port（a,b,s:in bit;y:out bit);end mux21a;architecture one of mux21 is 定义结构体begin y<=a when s='0' else b;end one;程序二library ieee;use ieee.std_logic_1164.all;entity bij

49、iao islport(dat1,dat2:in std_logic_vector(3 downto 0);dat3,dat4:in std_logic_vector (3 downto 0);out1,out2:out std_logic_vector(3 downto 0);end bijiao;architecture one of bijiao isfunction max(a,b:in std logic vector) 函数体，参数： a, b,输入，数据类型 一 一returnstd_logic_vector isvariable temp: std_logic_vector(3

50、 downto 0);定义变量begin if a>b then temp:=a;else temp:=b;end if;return temp;返回 tempend max;函数体结束beginout1<=max(dat1,dat2);调用函数 max ( ) X-俏返回 out1out2<=max(dat3,dat4)L end one;解释程序要求：4 .解释带有下划线的语句。5 .画出该程序的原理图符号。6 .说明该程序逻辑功能。7 .改用 WITH_SELECT_WHEN语句编写下列程序。Library ieee;Use ieee.std_logic_1164.al

51、l;定义元件库entity qk_11 isport( a,b,c,d,en:in std_logic;s:in std_logic_vector(1 downto 0);输入信号 s 是两位的输入总线op:out std_logic );end qk_11;architecture ar_1 of qk_11 issignal f:std_logic_vector(2 downto 0);beginf<=en&s; 将输入信号 en和s连接赋值给 fprocess (f)敏感信号f的变化将启动进程 processbegincase f iswhen"100"

52、=>op<=a;when"101"=>op<=b;when"110"=>op<=c;when others=>op<=d;其他情况，将输入信号 d 赋值给 opend case;end process;end ar_1;oI'逻辑功能是：带有使能端en的四选一数据选择器。用WITH_SELECT_WHEN语句编写上述程序：Library ieee;Use ieee.std_logic_1164.all;entity qk_11 isport( a,b,c,d,en:in std_logic;s:in

53、 std_logic_vector(1 downto 0);op:out std_logic );end qk_11;architecture ar_1 of qk_11 issignal f:std_logic_vector(2 downto 0);beginf<=en&s;with f selectop<=a when "100",b when "101",c when "110", d when others;end ar_1;七、编程题20分(每题10分)1 .用VHDL语言编写2位带进位的加法器(原理图如

54、下)library ieee;use ieee.std_logic_1164.all;ENTITY adder_2 isport(a1,a0,b1,b0,ci:in std_logic;s1,s2,co:out std_logic); end adder_2;architecture one of adder_2 iscomponent adder_1port(x,y,cin:in std_logic;cout,sum:out std_logic);end component;signal temp:std_logic;beginu1:adder_1 port map(a1,a0,ci,tem

55、p,s1);u2:adder_1 port map(b1,b0,temp,co,s2);end one;2 .用CASE语句编写2-4译码器AYO3-BY1G1V2G2ANG伽Y3<LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder2_4 ISPORT(A1, A0,G1,G2A,G2B: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END decoder2_4;ARCHITECTURE fun OF decoder2_4 ISSIGNAL indata: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINindata <= C&B&A;encoder:PROCESS (indata, G1, G2A,G2B)BEGINIF (G1='1' AND G2A='0' AND G2B='0') THENCASE indata ISWHEN "00"=>Y<="1110"WHEN "01"=>