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文档简介

1、13-8译码器的VHDL设计1.实体框图2.程序设计正确的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECODER38A ISPORT(A2,A1,AO,S1,S2,S3:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY DECODER38A;ARCHITECTURE ONE OF DECODER38A ISSIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINS=A2&A1&A0&S1&S2&S

2、3;WITH S SELECTY= WHEN 000100,WHEN 001100,WHEN 010100,WHEN 011100,HOYONAY1NBY2WCY3NG1Y4NG2ANYENY7N74138S:E DECODER2WHEN 100100,WHEN 101100,WHEN 110100,301111111 WHEN 111100,WHEN OTHERS;END ARCHITECTURE ONE;3.仿真波形图4.仿真波形分析当S1 S2 S3=100时，只有当A2 A1 A0=111时，Y7才输出低电平，否则为高电平，当A2A1A0=110时，丫6才输出低电平，否则为高电平，当A

3、2 A1 A0=101时，丫5才输出低电平，否则为高电平，丫4到丫0同理。可见该程序设计的是3-8译码器7449-OAAOBBOCC00-FiD0EraiuOFG-jStl 0CD TO 7SEG .-|n|= 卜”T応三、共阳极数码管七段显示译码器的1.实体框图VHDL设计42.程序设计正确的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DISPLAY_DECODER ISPORT(A3,A2,A1,AO:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY DISPLAY_DECODER;ARCHITECTURE ONE OF DISPLAY_DECODER ISSIGNAL S: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINS=A3&A2&A1& A0;WITH S SELECTY1001，即大于9,数码管无显示。由此可知，程序设计的是七段显示译码

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