根据FPGA的MPSK调制解调器设计

1、硬件描述语言及EDA设计项目名称：基于 FPGA 的调制器的设计专业：电子与通信工程设 计 人：田 文 正学号：2013704045指导教师： 全海燕得 分：基于 FPGA 勺调制器的设计1. 绪论作为数字通信技术中重要组成部分的调制解调技术一直是通信领域的热点 课题。随着当代通信的飞速发展， 通信体制的变化也日新月异， 新的数字调制方 式不断涌现并且得到实际应用。 目前的模拟调制方式有很多种， 主要有 AM、 FM、SSB DSBCW 等，而数字调制方式的种类更加繁多，如 ASK FSK MSK GMSKPSK DPSK QPSKQAM 等。在众多调制方式中，MPSKt 号由于抗干扰能力强而

2、 得到了广泛的应用， 具有较高的频谱利用率和较好的误码性能， 并且实现复杂度 小，解调理论成熟，广泛应用于数字微波 卫星数字通信系统 有线电视的上行 传输 宽带接入与移动通信等领域中，并已成为新一代无线接入网物理层和 B3G 通信中使用的基本调制方式。现场可编程门阵列(Field Programmable GateArray，FPGA 是 20 世纪 90 年代发展起来的大规模可编程逻辑器件， 随着电子设 计自动化(ElectronDesign Automation EDA) 技术和微电子技术的进步，FPGA 的 时钟延迟可达到 ns 级，结合其并行工作方式，在超高速 实时测控方面都有着 非常

3、广阔的应用前景。FPGA 具有高集成度、高可靠性等特点，在电子产品设计 中也将得到广泛的应用。FPGA 器件的另一特点是可用硬件描述语言 VHDL 对其进 行灵活编程，可利用FPGAT 商提供的软件仿真硬件的功能，使硬件设计如同软 件设计一样灵活方便，缩短了系统研发周期。基于上述优点，用FPGA 实现调制解调电路，不仅降低了产品成本，减小了设备体积，满足了系统的需要，而且比 专用芯片具有更大的灵活性和可控性。在资源允许下，还可以实现多路调制。MPS 是目前应用非常广泛的调制解调技术， 目前 MPSI 调制的实现主要是利 用数字电路和专用芯片来完成， 通常利用可编程数字电路对基带信号进行码元变

4、换，成形滤波等处理后得到同相分量和正交分量， 然后将两路信号分量经过数模 转换获得模拟信号送入一个正交相乘器与中频载波调制得到中频MPSK 调制信号。该方法适合高码率数字信号的传输，但系统的开放性和灵活性较差。2. MPSK 勺调制原理2.1 二进制相移键控( BPSK)对于二进制相移键控 BPSK(Binary Phase Shift Keying )来说，就是二进制的数字信号 0 和 1 分别用载波的 0 和n来表示。其表达式由公式(2.1)给出:S(t)Ang t nTs cosWctn(2.1 )式中，An 为二进制数字，1 概率为 PAn、(2.2 )1 概率为 1 P数字调相波可以

5、用矢量图表示其相位变化的规则，根据 CCITT 规定，存在 A、B 两种表示相位变化的矢量图，如下图 2.5 所示。fll0Gr *w” - *【方式 aJ1l 方式 bj!图 2.1 矢量图2.2 QPSK 调制原理QPSKt 号可以表示为S(t) g(t n Ts)cos(Wctn)(2.5)n式中，Wc 是载波的角频率，n 是第 k 个码元的载波相位取值，Ts 是一个发 送码元的持续时间，它将取可能的四种相位之一，g(t)是发送码元的波形函数。n 是可以取区间(0, 2n)任何离散值的随机变量，可取的个数由调制方式的 进制来决定。在 QPSK 调制系统中，发送端可取的相位值为四个。将上式

6、展开，得到：S(t) g(t nTcos n cosWct g(t nTsin n sinWct(2.6 )nn令Xn cos n，Yn sin n，则两者的取值为随机的离散值，和选定的相位 有关，在星座图的映射中对应同相和正交分量，反映其在映射图中的矢量位置。对于四种相位的选择，存在n/2 体系和n/4 体系。n/2 体系对应 n=0,n/2，n，3n/2 四个离散值。n/4 体系对应 n=n/4，3n/4，5n/4，7n/4 四个离散值。从式(2.6)可以看出，四相调制的波形，可以看成是对两个正交载波进行二 进制幅度调制的信号之和。从 Xn 和 Yn 的取值，容易发现两者具有一定的矢量约

7、束关系，保证两者合成的矢量点在落在同一圆周上。这个关系意味着，系统的非 线形失真对 QPSK系统的可靠性影响很小。由于四相绝对移相调制可以看作两个正交的二相绝对移相调制的合成，QPSK调制器可以看成由两个 BPSK 调制器构成。输入的串行二进制序列经过串并转换 后，分成两路速率减半的序列，然后经过极性转换后变成两路双极性二电平信号I (t)和 Q (t)，然后跟 cos2nf t 和 sin 2nf t 相乘进行调制，正交调制方式 体现在 I 通道使用同相载波进行 2PSK 调制，Q 通道使用正交载波进行 2PSK 调制。相加后即得到 QPSK 言号。 如图 2.9所示:RJ2COStIQPS

8、K舫出S- 图 2.2 QPSK 调制系统QPSK 言号的产生方法采用相位选择法(I 通道与 Q 通道相位正交)，如图 2.10 所示。由于I通道与Q通道为正交调制方式，故其选择载波方式不同。由 图 2.10 可知，二相载波发生器分别送出调相所需的两种不同相位的载波，即数 字载波信号。PN码羲Q通道Q通道正交2PSK图 2.3相位选择法原理图 3.1总体设计方框图根据 QPS 调制原理，设计模型如图 3.11 所示。电路主要由分频器和二选-开 关等组成，分频器对外部时钟信号进行分频和计数，并输出 2 路频率相同而相位 不同的相干数字载波信号；2 选一开关是在基带信号的控制下，对 2 路载波信号

9、进 行选通，输出数字 QPS 信号。（以 I 路调制为例）图 2.4 I 路调制3. MPSK 设计3.1 总体设计方案硬件方框图如下图所示:由上图可以看出，基带信号（为 12 路并行信号）通过并/串转换器得到串 行信号，利用使能开关控制选择进行 QPSK 或是 BPSK 经过调制解调后，通过示 波器显示。当进行 QPSK 调制解调时，将串行码字变为两路并行信号，分别进入I通道 和Q通道，I 通道使用同相载波进行 BPSK 调制，Q 通道使用正交载波进行 BPSK 调制。分别解调后，再经并/串转换恢复原码。当进行 BPSK 调制解调时，将串行码（绝对码）变为相对码后在进行PSK 调制解调，最后

10、经相对码转换成绝对码（基带信号）。3.2 调制硬件设计图 3.2 BPSK、QPS 啲 I 路调制方框图BPSK 调制方框图如图 3.2 所示。BPSK 调制器模型主要由分频器、计数器 和二选一开关等组成。由于系统时钟为 50MHz，输出波形很难在模拟示波器上 显示，故采用分频的方式经系统时钟的频率降低。 基带信号首先由绝对码经过异 或门与寄存器完成绝对码向相对码转换 （图中未画出）。计数器对时钟信号计数， 并输出两路相位相反的数字载波信号； 二选一开关的功能是：在基带信号的控制 下，对两路载波信号进行选通，输出的信号即为数字调制信号。QPSK 的 I 通道调制方框图如图 3.2 所示，为了形

11、成正交调制方式，Q 路调制的 二选一开关对两路载波信号的选通与上图相反，从而达到正交的目的。3.3 输入输出设备本方案采用 FPGA 中的 18 个开关作为输入设备， 其中 SW0SW3 作为使能 开关，SW17SW6 作为 12 路并行码的输入设备。利用 DE2 开发板提供的 2 个40 针的扩展头作为输出，并以模拟示波器进行观察调制信号。如下图3.4 所示:4. 系统设计4.1 MPSK 系统模块设计MPSK 系统的模块主要包括 5000 分频模块、并行码转换为串行码模块、串 行码图 3.3 DE2 开发板及输入输出设备40 针的扩展头作为输出，并以模拟示波器进行观察调制信号。如下图3.4

12、 所示:转换为并行码模块、绝对码转换为相对码模块、BPSK 调制模块、I 路调制模块、Q路调制模块等。整体设计模块图如图4.1 所示：4.2 并/串转换系统的并串转换设计为 12 路并行信号转换成一路串行信号，并通过 DE2 开图 4.1 MPSK 系统的模块设计发板的扩展头输出并在模拟示波器上显示。Clk 为时钟周期，当 startO 未高电平时进行并串转换。其仿真图以及显示在示波器上的串行码如下图4.3 绝对码/相对码转换绝对码转换成相对码的仿真图以及在示波器上的显示如下图4.3(a)以及4.3(b)所示，当 startl 为高电平时进行 BPSK 调制解调，此时进行绝对码向相对 码的转换

13、。输出信号是输入信号 x 与中间寄存器 XX 的异或，同时输出信号滞后 于输入信4.2( a)以及4.2 (b)所示:供 EF T-iHLl= iL01心】-=:iei-xhi念】-iteILL-ilC伽8泄航in UumnErjLTTrmrLTLrmmuLTrTTirLnrLrLrLrLnrLTrLrjLrLJTJn_rLTrLJ1 J图 4.2(a)并行码转换成串行码仿真图图 4.2(b)并行码转换成串行码在示波器上的显示号一个周期。4.4 BPSK 调制BPSK 调制仿真图与在示波器上的显示如图4.3(a)与 4.3(b)所示，当 startl为高电平时开始 BPSK 调制解调。 基带信

14、号经过调制模块中的载波调制成为调制 信号。b也却J fifh亚也StTtOst U1111內E；IF.DniI帖出虽MIH图 4.3(a)绝对码转换成相对码图 4.3(b)绝对码转换成相对码在示波器上的显示图 4.3(a) BPSK 调制仿真图图 4.3(b) BPSK 调制在示波器上的显示图4.5 I 路与 Q 路当 start2 为高电平时进行 QPSK 调制解调。根据 QPSK 调制解调原理，将QPSK 分为 I 路与Q路进行正交调制，本设计利用一个两位寄存器将调制信号分为两路并行信号。如图 4.6(a)与 4.6(b)所示：图 4.5(a) I 通道码元与 Q 通道码元图 4.5(b)

15、 I通道码元与 Q 通道码元在示波器上的显示图 4.7.3 QPSK 星座图4.6 Q 路调制由于 Q 路调制与 I 路调制正交，所以其选择载波方式与 I 路相反，并利用星 座图验证期正确性。仿真图与在示波器上的显示图如下图所示；中wl-H (Bwtl Q Li120 011 Hd.p hL如0 b.111 ilti.pm lljp u Xu p Ok二二二二二肖A-丄 1BA童轴TL_n_J图 4.6.1 Q 路调制仿真信号参考资料1 Theodore S.Rappaport.Wireless Communications Principles andPractice.Publishing

16、Houseof Electronics Industry.1999.2潘莉,郭东辉,纪安妮等 .数字调制解调技术及其应用的研究进展.电讯技术,2001,(5):2630.3 D.Divsalar,M.K.Simon.Multiple-Symbol Differential Detection ofMPSK.IEEE Transactions on Communications.1990,38(3):300308.4 D.Makrakis,K.Feher.OptimalNoncoherent Detection of PSKSignals.Elect.Lett.1990,26(6):146155

17、.5赖昭胜,管立新,曾祥华.QPSK 高性能数字调制器的 FPGA 实现.PLD CPLDFPGA 应用.2006,22(12):139148.6姚培，杨晓峰,项海涛.用 FPGA 实现 QPS 可变速率调制解调器.中国新通信.2006,(10):3336.7候伯亨 , 顾新 .VHDL 硬件描述语言与数字逻辑电路设计 . 西安电子科技 大学出版社 ,1999:212.8甘秉承.BPSK/QPSK 信号全数字化解调的研究与设计：硕士学位论文 成都：电子科技大学， 2004.9樊昌信，曹丽娜 . 通信原理 ( 第 6 版). 国防工业出版社 ,2008.03 ： 238-241.10 郑大春，

18、项海格.一种全数字 QA 瞅收机符号定时和载波相位恢复方案. 通信学报， 1998(7).Vol.19 ， NO.7.11曾志民现代调制解调器原理及其应用 .人民邮电出版社， 1995.12 费义伟.基于 FPGA 勺 QPSKS 制解调器的设计工学硕士学位论文.哈 尔滨工业大学 .2007.13段吉海，胡媛媛基于 VHDL 的 MSKH制解调器的建模与设计J微计算机信息， 2006， 7 2： 20520714辛洁，赵建东，孙运强.基于 FPGA 勺四相移键控调制解调器的建模与设计A.国外电子测量技术.太原.中北大学信息与通信工程学院.2009.附录1电路图MPSK 总体设计电路图:附录 2

19、 源代码5000 分频模块：library IEEE;use IEEE.std_logic_1164.all;use IEEE.stdo gic_ un sig ned.all;en tity f5000 isport(x:in STD_LOGIC;-D:std_logic_vector(13 dow nto 0); fout:out stdo gic);END f5000;architecture one of f5000 issig nal full:std_logic;begi nP_reg:process(x)variable CNT8:std_logic_vector(13 dow

20、nto 0);begi nif xeve nt and x=1 the nif CNT8=01001110001000 the nCNT8 :=00000000000000;full=1;else CNT8:=CNT8+1;full=0;end if;end if;end process p_reg;p_div:process(full)variable cn t2:std_logic;beg inif(fulleve nt and full=1) then cnt2:=not cnt2;if cnt2=1 then fout=1;else fout=0;end if;end if;end p

21、rocess p_div; end;12 路并串转换：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity chuanxing isport(clk:in std_logic;- 系统时钟start0 :in std_logic;- 开始调制信号x :in std_logic_vector(11 downto 0);- 基带信号y:out std_logic);- 调制信号end chuanxing;architecture beh

22、av of chuanxing issignal q:integer range 0 to 11;-计数器signal xx:std_logic_vector(1 downto 0); -中间寄存器signal yy:std_logic_vector(1 downto 0); -2 位并行码寄存器signal zz:std_logic_vector(1 downto 0); -2 位并行码寄存 ?signal f:std_logic_vector(3 downto 0); - 载波 fbeginprocess(clk) -通过对 clk 分频，得到 4 种相位；并完成基带信号串并转换begin

23、if clkevent and clk=1 thenif start0=0 then q=0;elsif q=0 then q=1;xx(0)=x(0);zz=01;elsif q=1 then q=2;xx(1)=x(1);zz=11; elsif q=2 thenq=3;xx(0)=x(2);zz=01; elsif q=3 then q=4;xx(1)=x(3);zz=11; elsifq=4 then q=5;xx(0)=x(4);zz=01; elsif q=5 thenq=6;xx(1)=x(5);zz=11;elsif q=6 then q=7;xx(0)=x(6);zz=01;

24、 elsif q=7 thenq=8;xx(1)=x(7);zz=11; elsif q=8 then q=9;xx(0)=x(8);zz=01; elsifq=9 then q=10;xx(1)=x(9);zz=11; elsif q=10 thenq=11;xx(0)=x(10);zz=01; elsif q=11 then q=0;xx(1)=x(11);zz=11;end if;end if;end process;y=xx(0) when zz=01 else xx(1) when zz=11;end behav; 绝对码转换为相对码：library ieee;use ieee.st

25、d_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity AR_DPSK isport(clk:in std_logic;start:in std_logic;x:in std_logic;y:out std_logic);end AR_DPSK;architecture behav of AR_DPSK is-根据 yy 寄存器数据，输出对应的载波-系统时钟-开始转换信号-绝对码输入信号-相对码输出信号signalq:integerrange0 to 3;-分频器beginif c

26、lkevent and clk=1 thenif start=0then q=0;xx=0;elsif q=0 then q=1;xx=xx xor x;y=xx xor x; 信号输出信号进行异或elsif q=1 then q=2;xx=xx xor x;y=xx xor x;elsif q=2 then q=3;xx=xx xor x;y=xx xor x;elsif q=3 then q=0;xx=xx xor x;y=xx xor x; else q=q+1;end if;end if;end process;end behav;BPSK 调制：library ieee;use ie

27、ee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity PLCPSK isport(clk:in std_logic;start:in std_logic;x:in std_logic;y:out std_logic);end PLCPSK;architecture behav of PLCPSK issignal xx:std_logic;-中间寄存器beginprocess(clk,x)-此进程完成绝对码到相对码-输入信号与前一个-系统时钟-开始调制信号-基带信号-

28、已调制输出信号signal q:std_logic_vector(1 downto 0); -2 位计数器signal f1,f2:std_logic;-载波信号beginprocess(clk)-此进程主要产生两重载波信号 f1，f2beginif(clkevent and clk=1) thenif start=0 then q=00 ;elsif q=00 then f1=1;f2=0;q=q+1;elsif q=01 then f1=1;f2=0;q=q+1;elsif q=10 then f1=0;f2=1;q=q+1;elsif q=11 then f1=0;f2=1;q=00;e

29、nd if;end if;end process;process(clk,x)beginif clkevent and clk=1 thenif q=00 thenif x=1 then y=f1;else y=f2;end if;elsif q=01 thenif x=1 then y=f1;else y=f2;end if;elsif q=10 thenif x=1 then y=f2;else y=f1;end if;elsif q=11 thenif x=1 then y=f2;else y=f1; end if;end if;-此进程完成对基带信号 x 的调制-基带信号 x 为1时，

30、输出信号 y 为 fl-基带信号 x 为O时，输出信号 y 为 f2end if;end process;end behav; 基带信号分为 I 路与 Q 路信号：LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;entity modulation isport(clk:in std_logic;- 系统时钟start:in std_logic;- 开始调制信号x:in std_logic;- 基带信号yi:out std_logic;liong:o

31、ut std_logic);end modulation;architecture behav of modulation issignal q:integer range 0 to 7;-计数器signal xx:std_logic_vector(1 downto 0);-中间寄存器signal yy:std_logic_vector(1 downto 0);-2 位并行码寄存器signal f1,f2:std_logic;beginprocess(clk)-通过对 clk 分频,得到 4 种相位 ;并完成基带信号的串并转换 beginif clkevent and clk=1thenif start=0then q=0;elsif q=0 then q=1;f1=1;f2=0;xx(0)=x;yi=xx(0);elsif q=2 then q=3;f1=1;f2=0;xx(0)=x;yi=xx(0);elsif q=4 then q=5;f1=0;f2=1;xx(0)=x;yi=xx(0);elsif q=6 then q=7;f1=0;f2=1;xx(0)=x;yi=xx(0);elsi