第10讲 Verilog-HDL语法――第8部分 用户定义单元_第1页
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文档简介

什么是UDP 可以使用UDP扩充已定义的基本单元集 UDP是一种非常紧凑的逻辑表示方法。 UDP可以减少消极（pessimism）因素，因为一个input上的x 不会像基本单元那样自动传送到output。 一个UDP可以替代多个基本单元构成的逻辑，因此可以大幅 减少仿真时间和存储需求。相同逻辑的行为级模型甚至可以 更快，这取决于仿真器。 UDP的特点 UDP只能有一个输出 如果在功能上要求有多个输出，则需要在UDP输出端连接其它的基本 单元，或者同时使用几个UDP。 UDP可以有1到10个输入 若输入端口超过5，存储需求会大幅增加。下表列出输入端口数与存储 需求的关系。 #输入 1-5 6 7 存储器（KB） #输入 1 5 17 8 9 10 存储器（KB） 56 187 623 所有端口必须为标量且不允许双向端口 不支持逻辑值Z 输出端口必须列为端口列表的第一个 时序UDP输出端可以用initial语句初始化为一个确定值。 UDP不可综合 完

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