eda技术与项目训练-17 试卷答案 -赵蓉

1、沙洲职业工学院 2013 2014 学年 第一学期EDA技术与项目训练答案课程代号：822115012 试卷编号：17班级： 学号： 姓名： 成绩一、单项选择题：（本大题共15小题，每小题2分，共30分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。题号123456789101112131415答案AADDCBCCAABDDCC1VHDL常用的库是 ( A ) A. IEEE        B.STD    

2、0;    C. WORK         D. PACKAGE2. 一个项目的输入输出端口是定义在 ( A ) 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 3. VHDL语言中信号定义的位置是 ( D )。 A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置4. 下面数据中属于位矢量的是 ( D )。A. 4.2 B. 3 C. 1 D. “11011” 5. 可以不必声明而直接引用的数据类型是 ( C ) 。 A. STD_LOGI

3、C B. STD_LOGIC_VECTOR C. BIT D. 以上均错误 6. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 ( B )。 A. 0 B. 1 C. 2 D. 不确定 7. VHDL运算符优先级的说法正确的是 ( C ) 。 A. 逻辑运算的优先级最高 B. 关系运算的优先级最高 C. 逻辑运算的优先级最低 D. 关系运算的优先级最低 8. 不属于顺序语句的是 ( C ) 。 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 9. Quartus是哪个公司的软件 ( A ) 。 A. ALTERA

4、B. ATMEL C. LATTICE D. XILINX 10. 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程： ( A ) 。 A.原理图/HDL文本输入功能仿真综合适配编程下载硬件测试B.原理图/HDL文本输入适配综合功能仿真编程下载硬件测试；C.原理图/HDL文本输入功能仿真综合编程下载适配硬件测试；D.原理图/HDL文本输入功能仿真适配编程下载综合硬件测试11. 下列语句中，不属于并行语句的是： ( B ) 。 A.进程语句 B.CASE语句 C.元件例化语句 D.WHENELSE语句12. 下面哪一个可以用作VHDL中的合法的实体名 ( D )。A. OR B

5、. VARIABLE C. SIGNAL D. OUT113. 下面哪一个是VHDL中的波形编辑文件的后缀名 ( D )。A. DOC B. BDF C. VHD D. VWF 14 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 ( C )种逻辑值。A 2 B. 3 C. 9 D. 8 15在VHDL中，IF语句中至少应有1个条件句，条件句必须由 ( C ) 表达式构成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER二、问答题（本大题共6小题，每小题3分，共18分）1. VHDL文本编辑中编译时出现如下的报错信息Error: VHD

6、L Design File “mux21” must contain an entity of the same name 其错误原因是 什么？。答： 设计文件的文件名与实体名不一致。 2SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E<=(2=>1, 4=>0, OTHERS=>1);Q<=(2=>E (2), 4=>E (3), 5=>1, 7=>E (5), OTHERS=>E (4); 请问执行完上面程序语句后Q的值等于多

7、少？答：Q的值为： “00101101”3.一个完整的VHDL程序包括哪几大部份?答：实体(ENTITY)、 结构体(ARCHITECURE)、 配置(CONFIGURATION) 、 库(LIBRARY) 、 程序包 (PACKAGE) 。4. VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是什么？答：表达式宽度不匹配。 5.用VHDL语言中的并置运算来实现：d(2)=c，d(1)=b,d(0)=a。答：d&

8、lt;=c&b&a;6.VHDL的数据对象包括哪些?答：VHDL的数据对象包括常量(constant)、 变量(varuable) 和 信号(signal) ，它们是用来存放各种类型数据的容器。三、VHDL程序填空：（本大题共2小题，每空1分，共20分）1. 下面程序是用CASE语句来实现的四选一的的数据选择器，试补充完整。LIBRARY IEEE ;USE IEEE. STD_LOGIC_1164 .ALL;ENTITY coder IS PORT (D0,D1,D2,D3: IN STD_LOGIC_VECTOR (3 DOWNTO 0 );A

9、,B: IN STD_LOGIC； Y: OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ;END coder;ARCHITECTURE behav OF CODER IS SIGNAL SEL : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN SEL<=A&B ;PROCESS( D0,D1,D2,D3,SEL )BEGINCASE SEL ISWHEN “00”=> Y<=d0;WHEN “01”=> Y<=d1;WHEN “10”=> Y<=d2;WHEN “11”=> Y<=d3

10、;When OTHERS => Y<=”ZZZZ”; END CASE ;END PROCESS;END Behav;2.下面程序是条件信号赋值语句设计的10线-4线的优先编码器，试补充完整。LIBRARY ieee ;USE IEEE. std_logic_1164.ALL; ENTITY EX7 ISPORT ( I : IN Std_logic_Vector （9 downto 0 ）; A: OUT Std_logic_Vector (3 Downto 0) );END EX7; ARCHITECTURE arc OF EX7 ISBEGIN A <= “1001”

11、WHEN I(9)=1 ELSE “1000” WHEN I(8)=1 ELSE “0111” WHEN I(7)=1 ELSE “0110” WHEN I(6)=1 ELSE “0101” WHEN I(5)=1 ELSE “0100” WHEN I(4)=1 ELSE “0011” WHEN I(3)=1 ELSE “0010” WHEN I(2)=1 ELSE “0001” WHEN I(1)=1 ELSE “0000” WHEN I(0)=1 ELSE “1001” ；END arc ;四、写VHDL程序：（32分）1.（10分）试用VHDL语言设计一个三输入端的与门电路,数据类型统一

12、为std_logic的类型。LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY AGREE IS PORT (A，B，C: IN std_logic; Y:out std_logic);END AGREE; ARCHITECTURE ART OF AGREE ISSignal sel：std_logic_1164（2 downto 0）；BEGINSel<=A&B&C;WITH SEL SELECTY<=1 WHEN “111”, 0 WHEN OTHERS;END ART;2.（10分）试用VHDL语言来设计一个3-8译

13、码器.LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder3_8 IS PORT (inp: IN std_logic_vector(2 downto 0); outp:out bit_vector(7 downto 0););END decoder3_8; ARCHITECTURE ART OF decoder3_8 ISBEGINprocess(inp)begin CASE INP IS WHEN “000”=>OUTP<=“00000001”; WHEN “001”=>OUTP<=“00000010”; W

14、HEN “010”=>OUTP<=“00000100”; WHEN “011”=>OUTP<=“00001000”; WHEN “100”=>OUTP<=“00010000”; WHEN “101”=>OUTP<=“00100000”; WHEN “110”=>OUTP<=“01000000”; WHEN “111”=>OUTP<=“10000000”; WHEN OTHERS=>OUTP<=“XXXXXXXX”; End CASE;End process;END ART;3.（12分）设计一个带异步清零的13进制的计数器其中:时钟信号clk异步复位信号rst输出端口Qlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count13 isport(clk,rst:in std_logic;q:buffer std_logic_vector(3 downto 0););end count13; architecture arc of count13 isb