Verilog期末复习题

1、9、Verilog复习题一、填空题1.用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。2.可编程器件分为CPLD和FPGA3.随着EDA技术的不断完善与成自顶向下的设计方法更多的被应用于Verilog HDL设计当中。4.目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。 时序电路。5.完整的条件语句将产生 组合电路，不完整的条件语句将产生6.6.有限状态机分为Moore和Mealy两种类型。7.EDA缩写的含义为电子设计自动化（Electronic Design Automation）9.阻塞性赋值符号为，非阻塞性赋值符号为=o状态机常用状态编码有二进制、

2、格雷码和独热码。10.Verilog HDL中任务可以调用其他任务和函数。11.系统函数和任务函数的首字符标编译指令首字符标志为#。12.可编程逻辑器件的优化过程主要是对速度和资源 的处理过程。13、 大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。二、选择题1、已知 “a =1b1;b=3b001;”那么a,b= (C(A)4b0011(B)3b001(C)4b1001D(D)2、 在verilog中，下列语句哪个不是分支语句？（A） if-else3、Verilog1自上而下的设计方法（(B) case (C) casezHDL语言进行电路设计方法有哪几种Top-Dow n)Bo

3、ttom-Up)(D)rep eat(8分)3b101)4、 在verilog语言屮，a=4b1011,那么&a=(D)(A)4b1011(B)4b1111(C)1b1(D)1b05、 在verilog语言中整型数据与（C）位寄存器数据在实际意义上是相同的(A)8(B)16(C)32(D)64CP LD两类，下列对FPGA结构与工作原理的描述中，正o2自下而上的设计方法（综合设计的方法6、大规模可编程器件主要有FPGA确的是A.B.C.D.在7._C_oFPGA全称为复杂可编程逻辑器件；FPGA是基于乘积项结构的可编程逻辑器件； 基于SRAM的FPGA器件，在每次上电后必须进行一次配置

4、；Altera公司生产的器件中，MAX7000系列属FPGA结构。子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）B，以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化 流水线设计2资源共享3逻辑优化4串行化5寄存器配平关键路径法A.B.8、下列标识符中，_AC.D.是不合法的标识符。C.Not_Ack_0_D_C.元件例化语句A.9moonB.StateO下列语句中，不属于并行语句的是：A.过程语句B.assign语句10、P,Q,R都是4bit的输入矢量，下面哪一种表达形式是正确的D.sig nailD. case语句5)9、1)input P3:0，Q，R;2)inp

5、ut P，Q，R3:0;3)input P3:0，Q3:0，R3:0;4)input 3:0 P，3:0Q，0:3R;5)input 3:0 P，Q，R;11、请根据以下两条语句的执行，最后变量A中的值是_。reg 7:0 A;A=2hFF;8b0000_00118h03EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入7综。时序仿真 逻辑综合 配置B.C.三、简答题1、简要说明仿真时阻塞赋值与非阻塞赋值的区别 非阻塞(non-blocking)赋值方式( b= a)：b的值被赋成新值a的操作，并不是立刻完成的，语句在块结束时同时赋值；硬件有对应的电路。阻塞( 值立刻被赋成新

6、值a;完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因 而综合结果未知。阻塞赋值是在该语句结束是立即完成赋值操作； 非阻塞赋值是在整个过程块结束是才完成赋 值操作。2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三 种？根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定， 而次态也由输入和现态决定。状态编码主要有三种：连续二进制编码、格雷码和独热码。3、简述基于数字系统设计流程包括哪些步骤?包括五个步骤：、设计输入：将设计的结构和功能通过原理图或硬

7、件描述语言进行设计或编程， 语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合， 逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文 件的过程。、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误 的过程，包括功能仿真和时序仿真。12.基于合7_是B功能仿真A.适配7编程下载7硬件测试。正确的分配管脚D.三、EDA名词解释(10分)ASICFPGACPLDEDA会IP系统可编程专用集成电路现场可编程门阵列 复

8、杂可编程逻辑器件 电子设计自动化知识产权核RTLSOPCLPMIEEEISP寄存器传输级 可编程片上系统 参数可定制宏模块库 电子电气工程师协在线8b1111_11118b11111111而是在块结束时才完成；块内的多条赋值blocking)赋值方式( b = a)：b的进行、编程配置：将适配后生成的编程文件装入到程或配置。4、 简述Verilog HDL编程语言中函数与任务运用有什么特点？函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路 功能。但它们又有以下不同：、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任 务可以包含时序控制语句，任务的

9、返回时间和调用时间可以不同。、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调 用其它函数或函数自身。、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义inp ut、out put和in out端口。、函数必须返回一个值，而任务不能返回值，只能通过out put或in out端口来传递执行结果。5、 简述FPGAWCPLD两种器件应用特点。CPLD与FPGA都是通用可编程逻辑器件，均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面：FPGA集成度和复杂度高于CPLD所以FPGA可实现复杂逻辑电路设计，

10、而CPLD适合简单和低成本的逻辑电路设计。、FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而 主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。2、种？的三段式描述风格中，三段分别描述什么？（本题6分）答：Mearly型，Moore型；前者与输入与当前状态有关，而后者只和当前状态有关;Gray，One-Hot编码；分别为状态保存，状态切换，输出；四、计算题1、利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出号的电路图，其方块图、状态图和状态表如图表示。PLD器件的过程，根据不同器件实现编CP LD内、FPGA工艺多为SRAM flash等工艺，掉电后内信息消失，

11、所以该类型需外配存储 而CPLD工艺多为EEPRO等工艺，掉电后信息不消失，所以不用外配存储器。、FPGA相对CPLD成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。 简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三FSM器,Bi nary,101信DinDinelk Qourmodule melay(clk,Din,reset,Qout);input clk,reset;input Din; output Qout; reg Qout;parameter1:0 S0=2b00,S1=2b01,S2=2b11; reg1:0 CS;reg1:0 NS;alw

12、ays (posedge clk or posedge reset) beginif(reset=1b01)CS=S0;else CS=NS;end always (CS or Din) begin case(CS)S0:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else beginNS=S1; Qout=1b0; end endS1:begin if(Din=1b0) begin NS=S2; Qout=1b0; end else begin NS=S1; Qout=1b0;end endS2:beign目前状态 CS下一状态 NS 和输岀 Q

13、outDin=0Di n=1S0=00SO, OS1,0S1=01S2, 0S1,0S2=11S0, 0S1, 1resetif(Di n=1b0) beg in NS=S0;Qout=1b0; endelsebegin NS=S1; Qout=1b0;endendendcase enden dmodule4、下面是通过case语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完整功能。modulemodule inux4inux4 toto 1 1 lout,lout, ih,ih,illid,id, % % ILIL s(hs(h；OlltiputOlltiput out;out;

14、inputinput i i虬ill,ill, i2,i2, i3;i3;inputinput sUsU s(J;s(J;rvgrvg out;out; oror s(ls(l oror iDiD oror ilil oror i2i2 oror illill) )/Switch/Switch onon coco meatmeat coatcoat ionion ofof controlcontrol signalssignalsderult:derult: $displiiy(Thvui(l$displiiy(Thvui(l controlcontrol signals);signals);

15、cndcu5cndcu5cndmndulecndmndulecase(s1,s0)2bOO:out=iO;2b01:out=i1;2b10:out=i2;2b11:out=i3;4、根据图3给定的两个2位全加器信号关系及实现的4位全加器功能部分程序，在下列部分程序中的横线上填入必要语句，实现4位全加器的完整功能。casecase (a(3.2) _ aisumc0bi2位加法器coutcisum4(3.2)厂cout4aI1.0)aib(1bisumsum4(1.0ci2位加法器cout/底层4位全加器程序module add2(ai,bi,ci,sum,cout); inpu t1:0ai,

16、bi;i nput ci;out put 1:0sum; reg 1:0sum: out putcout;reg cout;always (ai,bi,ci) cout,sum=ai+bi+ci;en dmodule顶层8位全加器程序module fadd4(a,b,c,sum4,cout4);inpu t 3:0a,b;i nput c;out pu t 3:0 sum4out put cout4;wire c0;add4 U1( a1:0,b1:0,c,c0,sum41:0):add4 U2( a3:0,b3:0,c0,cou nt4,sum43:0): en dmodule5、根据下列给

17、定的仿真输入输出波形图2，出对应的Verilog HDL描述程序（图中clk,clr为输入，q,c为输出）。4进制加法计数器说明完成此功能的电路是什么功能电路？并写rlkdr_jn_LJTLuHLurrLLrL_pLurrLurTLJrLuTTJHWHE r门！ i ： ： i ; ； _ I I I I I I I I I I a I I I兀工cLbtfetnbfI-.!i!： ；,. ： i ； i !；,I I I I I I I II II II II I IIIIII I Imodule coun ter(clk,clr,q,c)input clk,clr;out put ret1

18、:0 q;out put c;always (po sedge clk or n egedge clr)beginif(clr) q=2h0;elsebeginif(2h3=q) q=2h0;else q=q+2h1;endendassign c=(2h3=q)en dmodule6、采用结构描述方法设计一个二进制数字半加器，输入数据 进位输出到co,给出详细设计过程。ai与bi，并将和输出到so，输入输出aibisoco0000011010101101由输入输出逻辑表达式，采用与门and和异或门xor进行结构描述的程序如下：(6分)module hadd (ai,bi,so,co);inpu

19、t ai,bi;out put so,co;xor(so,si,ci);an d(co,ai,bi);en dmodule6、采用结构描述方法设计一个二进制数字比较器，比较输入数据 出到x，y和乙 给出详细设计过程。X =ab +ab, y =ab, z =abnot(no t_a,a);not(no t_b,b);an d(ab,a,b);and(no t_ab ,not_a,no t_b);or(x,ab ,no t_ab);and(y,no t_a,b);an d(z,a ,no t_b);7、采用结构描述方法设计一个3人竞选数字电路，输入数据2:0 x，要求2人以上为1表示通过，且输出

20、为y为1,否则输出相反，给出详细设计过程。module three1(x,y);inpu t 2:0 x; out put y;y=a&b+a&c+b&c=ab+ac+bc;wire a,b,c;an d(a,x0,x1); an d(b,x1,x2); an d(c,x1,x0);or(y,a,b,c);en dmodulesoai bi + ai bi = aibi , CO = aibia与b的大小，并分别输五、程序注解(20分,每空1分)modulemodule AAAAAA (a(a .b.b ) )：ou-tpulou-tpul3.3.inputinput

21、(5:0(5:0 b bTigprOTigprO stun;stun;inlcgrrinlcgrr L Lregreg a a ilmysilmys ejejbegmbegmSlimSlim = = O O；走乂棋块舍为AAA,AAA,躺匚1 1为 5 fe 左俞出端n n bjMbjM 7 7位二进制制I IRE 內強型交量,用于轨计搓咸的人敢 定义整里克a a为1&1&环扌錄!盍里時：a a为寄存器喪量过程语巨b b国褻量为b b语旬块sumsumforifori N N 0 0：i i Y=6Y=6負=1=1 1)1) EbiDEbiD sumsum =sum=sum1

22、1：只套有人投辔成票iffsurafZl)iffsurafZl) a a = = 1;1;若HUHU 4 4人，初俏为o o于o or r语包， 统计为1 1的个魏 条件语词 迎|sumsumtnI I若趨过4 4人珞成则禾块通过clsrclsr-O-O；刚不通过enden dmodule本程序的器辑功能人投票表决六、VerilogHDL编程题步骤和注释。1.试用VerilogHDL描述一个带进位输入、输出的端口：AB为加数，CIN为进位输入，module add4v(a,b,ci,s,co);inpu t3:0inpu t3:0input ci;out pu t3:0out putco;wi

23、re3:0fun cti on(1、2小题10分,3小题20分)要求：写清分析设计8位全加器。S为和，COUT为进位输出a;b;S；carry;fa_s(i nputa,i nputb,i nputci)；faendfunctionfun cti on b | a & ci assign (a0,b0,ci);assig n s1 1,b1,carry0);assignci;fa_c(i nput | b& s0=s2a,i nput ci;fa_s(a0,b0,ci);b,i nputendfunctionci)；fa_cassig ncarry0fa_cfa_s( a1,b

24、1,carryO);fa_s(a2,b2,carry1);_c(a2,b2,carry1);assig ns3= fa_s(a3,b3,carry2);,b3,carry2);en dmoduleassig n carry1assig n carry2assig ncofa_c(afafa_c(a32 2.编写一个带异步清零、异步置位的D D触发器。modulemodule DFF1DFF1 (q,(q, qn,qn, d/d/ clJc,clJc, set,set, resetreset J J ; ; outputoutputI I inputinput I I regreg i i al

25、waysalways I Ib b皂ginginifif ( ( ! ! reset)reset)qqnqqn；dj.dj. elk,elk, setset / / reset;reset;叫qnqn；0 0(poaedge(poaedgeC1XC1X O5CO5C needgeneedge setset oror negedgenegedge reset)reset)beginbegin q=Clq=Cl; ;肿=1;1; endendelseelse ifif C C! !setjsetj beginbeginq-=l;q-=l; qrL=O;qrL=O;endendbeginbegin乌n=d;n=d;endendelseelseendendenctoioduenctoioduieie