CMOS器件的单粒子效应及其加固

1、第 31卷第 3期 原 子 能 科 学 技 术 V o l . 31, N o . 3 1997年 5月 A tom ic Energy Science and T echno logy M ay 1997C MOS 器件的单粒子效应及其加固临潼 , 710600C M O S 器件的单粒子效应 , 着重描述了 C M O S 器件的单粒子效应损伤机理 , 并介 绍了抗单粒子效应的加固技术 。关键词 单粒子扰动单粒子闭锁抗单粒子加固自从 1975年美国发现通信卫星的数字电路 JK 触发器由于单个重核粒子的作用被触发 , 出现随机翻转以来 , 又陆续发现陶瓷管壳所含的微量放射性同位素铀和钍放出的

2、 粒子以及 宇宙射线中的高能中子 、 质子 、 电子等 , 都能使集成电路产生单粒子效应 。 进一步的模拟试验和 在轨卫星的测试证实 :几乎所有的集成电路都能产生这种效应 。 这表明任何电路和由它们组成 的电子系统都存在着单粒子效应的严重威胁 。国外早就开展了集成电路单粒子效应的研究试验工作 , 并取得了很大的进展 。 我国航天事 业的发展也同样面临着单粒子效应问题 。 为此 , 许多有关部门和研究人员亦已开展了这种效应 的研究 、 试验和加固工作 。C M O S 工艺是在同 1个芯片上制备 n 沟和 p 沟增强型 M O S 晶体管 。 70年代早期 , RCA 把中小规模的 4000系列

3、的金属栅 C M O S 器件投放市场 , 后来又发展了硅栅 C M O S 集成电 路 。 目前 , 这种器件已逐步地代替了其他器件成为 RCA 等多家公司的产品器件 。C M O S 器件工作时总有 1只晶体管处于截止状态 , 具有最低的直流静态功耗 。 这种器件 又由于抗干扰能力强 , 特别适用于条件恶劣的环境 。 加上工作速度较快 , 电源电压范围较宽 , 以 及可靠性好等优点 , 已广泛应用于各个领域 , 特别是宇航电子系统 。 正是由于宇航系统的广泛 应用 , 促进了对 C M O S 器件的单粒子效应及其加固技术的深入研究 。 未加固的 C M O S 器件抗 单粒子能力仅为中下

4、水平 , 经抗单粒子加固后 , 成为抗单粒子能力最好的器件之一 。 文章将着 重介绍 C M O S 器件的单粒子效应损伤机理和加固技术 , 希望能对单粒子效应和加固技术研究 起一定的启示和促进作用 。1 C MOS 器件的单粒子扰动高能粒子注入 C M O S 器件可以引起该器件产生扰动 1。 图 1示出了 C M O S SRAM 单元内 收稿日期 :1996206204收到修改稿日期 :1996209206 图 1 C M O S SRAM 单元内的单粒子扰动 灵敏区和扰动离子径迹 F ig . 1 SEU 2Sen sitive regi on s w ith in a C M O S

5、 SRAM cell and SEU i on track s DR 耗尽区 ; 电荷收集结 ; 222 DR 边界 ; 电荷收集通路的单粒子扰动灵敏区和扰动离子径迹 。 图中灵敏区为 p 沟晶体管的源区和 n 沟晶体管的漏区 。 每个结面积周围都存在空间电荷耗尽区 (忽略了高掺杂 N +和 P +区的耗尽区 。 高能离子径迹 A 和D 通过 P +和 N +区中心 , 可以从耗尽区和由电荷聚集效应收集瞬态电荷 ; 而离子径迹 B 和 C 只通过耗尽区 , 由于离子径迹与高掺杂的 P +和 N +区距离的增加 , 则电荷的聚集效应降低 , 主要考虑耗尽区内的收集电荷 。 , +P +。 从 P

6、 阱结耗尽区收集的电荷并不对单粒子扰动产生影响 。在 n 沟晶体管通导时 , 离子径迹的等离子体通过P 阱连接 N +扩散区和外延层 , 形成离子分流通路 , 这时 , 离子径迹将不能引起单粒子扰动 。图 2示出 C M O S SRAM 用 B r 和 Fe 离子试验得到的单粒子扰动模型验证数据 。 用这些数据图 2 C M O S SRAM 用 B r 和 Fe 离子试验得到的 单粒子扰动模型验证数据 F ig . 2 SEU model 2V erificati on data ob tained fromB r and Fe i on experi m en ts w ith C M

7、O S SRAM Fe; B r可以进一步说明 C M O S 器件的单粒子扰动机理 。试验结果表明 :在 C M O S SRAM 存贮单元中最灵敏的区域是 p 沟晶体管的 P +源区A P 。在近 40M eV 离子注入下 , 开始产生单粒 子扰动 , 即能量阈值 E th =40M eV 。 随着离子能量增加 , 接下来的灵敏区域是 P +源区的耗尽区 。 此时 , 灵敏区的 P +源区的面积加上耗尽区面积 , 即图中的 A p 。当离子能量超过 60M eV , n 沟晶体管截止状态漏区收集的电荷超 过产生单粒子扰动的临界电荷 , 引起扰动 , 它的饱和截面为 A p +A n 。 其

8、中 A n 为 n 沟晶体管的 N +漏区面积加上耗尽区面积 。 粒子能量 超过 100M eV , 将引起通导的 n 沟晶体管产生单粒子扰动 , 它的饱和截面为 A p +A n +A n , 其中 A n 为 N +源区面积 。 2 C MOS 器件的单粒子闭锁C M O S 器件除了单粒子扰动外 , 单个重核离子还能引起闭锁 。 C M O S 器件固有 p np n 4层 结构 , 图 3示出了 P 阱 C M O S 反相器截面和寄生的 p np n 结构等效线路 。 图中 p 沟晶体管的 1 52第 3期宋钦岐 :C M O S 器件的单粒子效应及其加固源区 P +2n 衬底 2P

9、 阱 2n 沟晶体管的源区 N +, 即为寄生的 4层结构 。 它的等效线路分别由寄生 的 np n 和 p np 晶体管以及衬底电阻 R s 和 P 阱电阻 R w 组成 。图 3 P 阱 C M O S 反相器截面 (a 和寄生的 pnpn 结构等效线路 (b F ig . 3 C ro ss secti on of a P 2w ell C M O S inverto r and egu ivalen t circu it of parasitic pnpn structu re 在稳态和瞬态触发条件下 , 假如使 P 阱电阻 R w 上产生的压降等于或大于寄生的 np n 晶 体管基极

10、 2发射极结的正向压降 , 从而引起 np n 晶体管通导 。 np n 晶体管一旦通导 , 就将有电流 流过 R s 电阻 。 如 R s 上的压降大于 p np 晶体管基极 2发射极结正向压降 , 将引起 p np 晶体管通 导 。 p np 晶体管通导又增加了 R w 电阻上的电流 I w , 使得 np n 晶体管进一步通导 。 如此循环 , 最 终导致寄生的 np n 和 p np 晶体管饱和 , 从而使 C M O S 反相器产生闭锁 。同样 , 如首先触发衬底电阻 R s , 使寄生的 p np 晶体管通导 , 也可引起 C M O S 器件产生闭 锁 。单粒子注入下的电荷收集情

11、况表明 :只有高能离子通过 P 阱 2n 衬底结的耗尽区 , 才有可 能引起 C M O S 器件产生闭锁 。图 4示出了 C M O S 芯片截面及其俯视图 2。 图中有 3条单粒子注入通路 。 其中通路 1没有 通过 P 阱结耗尽区 , 只能引起单粒子扰动 , 引起闭锁较为困难 。 通路 2只通过 P 阱结的耗尽 区 , 这种通路最容易引起单粒子闭锁 。 通路 3通过 P 阱结和 N +发射结 , 由于 N +发射结收集 的电荷产生的电流恰好与 P 阱耗尽区产生的电流相反 , 与通路 2相比 , 产生闭锁需要较高的阈 值 。单粒子径迹通过 P 阱结耗尽区 , 可以从耗尽区和通过电荷聚集效应

12、收集电荷 。 该电荷流 动形成的电流 , 恰好使得 P 阱电阻 R w 上的压降达到或超过 np n 晶体管的基极 2发射极结的正 向压降 , 从而引起该晶体管通导 , 最终导致 C M O S 器件产生闭锁 。C M O S 器件的单粒子闭锁除了通过电荷聚集效应收集电荷外 , 还可通过离子分流效应收 集电荷 3。 图 5示出了 C M O S 截面的离子分流长度 。 离子分流电荷方向与 P 阱结电荷聚集电流 相同 , 可以引起寄生的 np n 晶体管基极 2发射极结通导 , 导致 C M O S 器件产生闭锁 。与 C M O S 器件的单粒子扰动相比 , 单粒子闭锁截面小得多 , 二者可以

13、相差几个量级 。 252原子能科学技术第 31卷 图 4 C M O S 芯片截面及其顶视图F ig . 4 C M O S ch i p cro ss secti on and its top view图 5 C M O S 截面的离子分流长度 F ig . 5 I on shun t length fo r a C M O S cro ss secti on 据报道 4, 以外延衬底制备的 C M O S 器件在单粒子注入下 , 同样出现闭锁 。3 C MOS 器件的抗单粒子加固技术为了提高 C M O S 器件的抗单粒子能力 , 必须对该器件进行抗单粒子加固 。 单粒子闭锁效应与一般的

14、C M O S 闭锁效应相比 , 除触发机理不同外 , 其他机理完全相同 。 因此 , C M O S 器件的一切抗闭锁加固措施都适用于抗单粒子闭锁加固 。311抗单粒子工艺加固随着集成度的提高和工艺特性尺寸的减小 , 器件的抗单粒子能力下降 。 但若在工艺上采取一些措施 , 有可能提高特性尺寸小的 C M O S 器 件的抗单粒子能力 。 这些工艺措施包括 :双阱工艺 , 减薄栅氧化层厚度 , 增加 P 阱和 N 衬底的 掺杂浓度以及减薄外延层厚度等 。 这些工艺措施能增加结电容 , 降低聚集效应的电荷收集 。把 2m SA 324016K C M O S SRAM 的设计规则 , 改用 1

15、m 工艺 , 加上上述抗单粒子工 艺加固措施 , 制备出了 16K C M O S SRAM TA 6705。 表 1列出了 SA 3240和 TA 670两种工 艺的主要差别 。 结果发现 , 特性尺寸小的 TA 670器件比特性尺寸较大的 SA 3240器件具有更 好 的 抗 单 粒 子 扰 动 能 力 , 2种 器 件 的 L ET (L inear Energy T ran sfer 阈 值 几 乎 相 差40M eV(m g c m -2 。 表 1 SA 3240和 TA 670两种工艺的主要差别Table 1 I m portan t d ifferences of two k

16、i nds of process for SA 3240and TA 670 352第 3期宋钦岐 :C M O S 器件的单粒子效应及其加固器件类型工艺特征 栅氧化层厚度 nm N 衬底的表面掺杂 c m -2外延层厚度 nm SA 32402m P 阱工艺 30 4×1015310TA 6701m 双阱工艺 21155×1015117图 6专门的 HM 6516器件的闭锁阈值数据 F ig . 6 L atch 2up th resho ld data of special HM 6516devices × 外延层厚度 9m ; 外延层厚度 12m 图 7阱

17、2源结构反相器的剖面图 F ig . 7 C ro ss secti on of w ell 2sou rce structu re inverto r 在外延衬底上制备的 C M O S 器件 , 外延层厚 度直接影响这种器件的抗单粒子能力 。 专门制备 了 4种类型 6的外延 C M O S H arris 16K SRAM 器件 , 外延层厚度分别为 5、 7、 9和 12m 。 7m 器件而言 , M K r M , L ET 阈值大于168M eV g c m -2 , 甚至更高 。 其他 2种厚外延层的 SRAM 在上述条件下皆产生闭锁效应 。 图 6示出了专门的 HM 6516器

18、件的闭锁阈值数据 。 从图中可以看到 , 外延层厚度 9m 存贮器的抗 单粒子闭锁能力优于 12m 的存贮器 。图中还示 出了温度的影响 。 随着温度上升 , 闭锁的 L ET 阈 值下降 , 抗单粒子闭锁能力下降 。312阱 2源结构阱源结构是 C M O S 器件抗闭锁加固的 1种 有效技术 7。图 7示出了阱源结构反相器的剖面 图 。 这种结构中 , N 阱中的 p 沟晶体管 P +源结的 电压通过 N 阱供给 , 即 P +结没有直接连接到外部的 V DD 。 这样 , 由于寄生的纵向 p np 晶体管 的发射极电位低于基极 , 则该晶体管的发射极 2基极结不可能达到正向偏压 , p

19、np 晶体管不能 通导 。 因此 , 4层结构具有很强的抗单粒子闭锁能力 。用 以 下 4种 不 同 工 艺 制 备 了 64KSRAM :1 常规 C M O S 工艺 ; 2 常规工艺加 外延衬底工艺 ; 3 常规工艺加阱源结构设计 ; 4 常规工艺加外延衬底工艺和阱源结构设 计 。表 2列出了 73M eV A r 离子试验的闭锁 数据 。 从表中可看到 , 常规工艺制备的 64KSRAM 闭锁截面非常大 , 达到 0124c m 2, 相当于芯片面积的一半 。 这表明 :N 阱 2衬底结耗尽 区的收集的电荷触发产生了闭锁 , 因为 N 阱 的面积恰好约是芯片面积的一半 。 用外延衬底

20、虽提高了抗单粒子闭锁能力 , 但不能完全阻止 闭锁的发生 。 存贮器单元应用阱源结构 , 使闭 452原子能科学技术第 31卷第3期宋钦岐: CM O S 器件的单粒子效应及其加固 255 注: 1 V DD = 8 V 也未产生闭锁 - 2 L ET 阈值最低, 估计为 20 M eV (m g cm ; 450 k 8 的 64 K SRAM 为 30 M eV (m g k 8 反馈电阻的 64 K SRAM , 在 415 V 工作电 cm - 2 - 8 SRAM 在 415 V 工作电压和 90 工作环境下, 计算得到在轨单粒子扰动率为 3×10 。 锁截面下降到 712

21、 ×10- 4 cm 2。 这表明: 存贮器单元本身没有发生闭锁, 发生闭锁的是外围电 路。 采用外延衬底和阱源结构设计的 64 K SRAM 存贮器没有发生闭锁, 即使注入角 60° = 、 电源电压提高到 8 V 仍是如此。 如用较厚的外延层, 也不影响它的抗闭锁能力。 表273 M eV Ar 离子试验得到的闭锁数据 (V Cc = 5 V Table 2La tch- up da ta obta ined by 73 M eV Ar ion (V Cc = 5 V 制备工艺 0124 单个器件的闭锁截面 cm 2 113×10712×10 3 常

22、规工艺 加外延衬底 加阱源结构 ( 只存贮器单元 加外延衬底和阱源结构1 - 4 313加反馈电阻的 CMO S SRAM 反馈电阻愈大, 存贮器 CM O S SRAM 加反馈电阻可以提高存贮器的抗单粒子扰动能力。 的抗单粒子扰动能力愈高。 8 示出了用反馈 图 8 电阻 R f 的存贮器单元图 。 加 R f 可以提高 CM O S 存贮器的抗单粒子 扰动能力的原因在于: 存贮器单元中加大的电 阻, 提高了反相器之间反馈过程的时间常数, 从而明显地降低了从 1 种状态翻转到另 1 种 状态的灵敏度。 加入大的 R f , 可完全失去反相 器之间的耦合, 大大降低逻辑翻转的概率。 为 此,

23、反馈电阻也称去耦电阻。 用 1 工 艺 制 备 了 9 加 反 馈 电 阻 的 m 64 K 和 256 K SRAM , 用以进行单粒子效应 试验的粒子为 A r、 、 r 和 Xe, L ET 阈值范 Cu K 围为 20- 129 M eV (m g cm - 2 。 其中, 加 450 压和 90 工作环境下, 测得扰动的 L ET 阈 图8用反馈电阻 R f 的存贮器单元图 the feedback resistance R f F ig. 8Schem a tic d iag ram of m em o ry cell w ith 值为 30 M eV (m g cm - 2 ,

24、饱和截面为 115×10 - 2 cm 2。 A dam 的 10% 最恶劣环境下计算 在 得到单粒子扰动率 ( 以每位每天产生的错误数计 为 113×10- 7。 650 k 8 反馈电阻的 256 K 用 60 M eV (m g cm - 2 , 它具有最好的抗单粒子扰动能力。 图9 示出了与反馈电阻相关的 64 K 和 256 K SRAM 在90 的扰动截面与 L ET 的关 系。 测量的工作环境温度为 90 , 工作电压为 415 V 。 图中 R f 为 200 k 8 的 64 K SRAM 的 ; 650 k 8 的 256 K SRAM 为 30 M e

25、V (m g cm - 2 , 而 1 M 8 的 64 K SRAM 达到 < 1 ×10- 6 ( 60° = 256 原子能科学技术第31卷 图9与反馈电阻相关的 64 K 和 256 K SRAM 在 90 下的扰动截面与 L ET 的关系 1 Zou tendyk JA , Sm ith L S, So li GA. Exp eri en ta l Evidence fo r a N ew SEU M ode in a CM O S SRAM O b 2 m 2 H eilem an SJ , E isen stad t W R , Fox RM , et

26、a l CM O S VL S I Sing le Even t T ran sien t Cha racteriza tion. IEEE . T ran s N ucl Sci, 1989,N S 236 ( 6 : 2287. T ran s N ucl Sci, 1986,N S 233 ( 6 : 1632. 3 John son RL , D ilh l2nag le SE , H au ser JR. Si u la tion A pp roach fo r M odeling Sing le Even t U p sets on A d2 m 4N icho ls D K, P

27、 rice W E, Shoga M A , et a l D iscovery of H eavy 2ion Induced L a tch 2up in CM O S EP ID evices . . 9Sex ton FW , Fu J S, Koh lo r RA , et a l SEU Cha racteriza tion of a H a rdened CM O S 64 K and 256 K SRAM. . IEEE T ran s N ucl Sci, 1989. N S 236 ( 6 : 2311. N ucl Sci, 1987,N S 234 ( 6 : 1322.

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