千兆高速采集系统的硬件电路设计

1、千兆高速采集系统的硬件电路设计    摘要 运用美国国家半导体公司的超高速8位AD转换器(ADC08D1D00)，配合Altera套司的高端FPGA(StratixII，EP2S60)，实现高速双通道采集系统，每个通道的采样频率可达l GHz。该采集系统的实现难点是硬件电路的设计和制作。本文重点介绍该采集电路的硬件设计，并对采集系统中由时钟抖动引起的噪声进行理论分析。关键词 高速采集 LVDS时钟抖动 孔径抖动 微带差分走线 1 ADC08D1000的结构    ADC08D1000是NS(National Semicond

2、uctor，国家半导体)公司于2005年推出的双通道低功耗的高速8位AD转换器，其最高单通道采样频率达l.3 GHz，全功率带宽(FPBW)为17 GHz，在500 MHz标准信号输入的情况下可以获得74位的有效采样位数。整个AD转换器用单电源19V供电，内带高质量参考源和高性能采样保持电路，每个通道均为差分输入，采样范围可选为650 mV或870 mV(峰一峰值)。在高速数模转换系统中，有两大难点：一个是数模转换器输出信号的完整性，另一个是输出信号的速度太高。这两个难点在ADC08D1000上都得到了比较好的解决。    为了提高数字输出信号的完整性，降低电源功

3、耗，该AD转换器采用了低电压差分传输(LVDS)技术来传送高速数模转换器的输出信号，接收端电压的摆幅极小，仅有350 mV，这样就可以用更短的翻转时间，使传输信号的频率进一步提高。虽然电压摆幅很小，但由于是差分信号，只要电路走线得当，就可以极大地抑制共模噪声，得到比TTLCMOS电平传输更好的抗干扰效果和更低的辐射噪声。    为了降低输出信号的速度，该AD转换器采取了增加输出信号带宽，降低输出信号速度的做法。为了实现这种做法，在数模转换器内部有一个2路分配器(DEMUX)，将2个采样点的数据分配到2个8位总线上，然后每2个采样周期输出1次16位数据。由于采用了这

4、种办法，数据传输率会降低一半，但每次接收的数据位数会增加1倍。以1 GHz的采样率为例，模数转换器的输出不再是以l GHz的速率输出8位数据，而是以500 MHz的速度输出16位的数据。此外，该AD转换器还提供了双倍数据传输率(DDR)技术，可以利用时钟的上升及下降沿将数据送至输出端，这样可以进一步降低传输的时钟频率。在本系统设计中，对于与AD转换器接口比较高端的FPGA，其LVDS接收器能够接收500 MHz的时钟频率，所以末采用DDR方式；对于一些低端的FPGA，最好采用DDR方式。    ADC08Dl000结构框图如图1所示。2 硬件电路设计2.1 AD转

5、换器外围电路设计    AD转换器的外围电路设计如图2所示。    在这种控制模式下使用该AD转换器的所有功能。两种控制的接口电路都比较常见。值得一提的是，这块AD转换器可以对其模拟接口的输入阻抗进行校正，使偏移误差、增益误差和线性误差被降至最低。方法是在REXT脚上串联一个33k的电阻到地，在校正时，REXT脚对地电阻的l33将被用作输入阻抗，所以对这个电阻的精度要求很高可以考虑用精度01的精密电阻。(精度最好不该AD转换器的模拟信号输入(包括采样时钟和2路采样信号)，最好采用差分输入而不是单端输入，这对最后的性能影响很大。如果被采

6、样的信号经过前端的滤波和放大(限幅)电路，最后进入采集系统的是单端信号，这时可以将单端信号变成差分信号。为了将单端信号变成差分信号，设计中采用了BALUN(非平衡变压器，型号是ETCl113)，如图3所示。其工作范围是453 000MHz，传输比是1：l。电路如图4所示，5脚是BALUN输入，1脚是输出正端，3脚是输出负端，分别将差分信号接到AD转换器对应的差分输入端。由于ADC08D1000的差分输入阻抗是100，所以在BALUN的差分输出上接了100的电阻，将BALUN的输出阻抗转换为50的差分阻抗。    该AD转换器的控制接口有两种：一种是将相应的控制引脚

7、接固定电平的简单控制，在这种模式下不能使用时钟双边沿送数；另一种是基于SPI口的复杂控制，可以要低于l)。2.2 与FPGA数据接口电路    AD转换器的数据输出是用的34对LVDS线进行传输，其中有2个16位的数据通道、1个输出数据锁存时钟和1个溢出标志(这个溢出标志在2个通道的任何一个采集数据超出范围时有效。)    LVDS的部分电平标准在ANSITIAEIA一644中规定如表1所列。    在ADC08D1000中，表中列出的3个参数都与该协议兼容，参数的解释如图5所示。LVDS的驱动器和接收器

8、都不依赖于特殊的电源电压(如5V)，因此，LVDS很容易移至低供电电压(如33V或25 V)。    对高速LVDS的电路设计和电路板走线来说，有两个方面的问题必须引起高度重视：一个是接收端与走线的阻抗匹配问题；另一个就是相同差分对走线必须紧密耦合，不同差分对之间的走线长度要一致。    就第一个问题而言，LVDS的驱动器输出是一个驱动差分线对的电流源，而接收器具有高直流输入阻抗，因此，需要在靠近接收器的地方有一个负载将电流转换成电压。在协议上规定，接收端需要有100的差分负载，所以在电路上需要在差分线对之间接一个10O的电阻。LVD

9、S的标准电流是35 mA，可以在负载上产生350 mV的电压，驱动器的切换会改变流经电阻的电流方向，这样在接收端就可以产生有效的“1”和“O”电平。然而，在高速信号传输过程中，传输线的特性阻抗是比较大的，这就需要在上述的100电阻和传输线之间进行匹配。在协议中建议采用差分微带线(microstrip)或者差分带状线(stripline)来设计LVDS走线。如图6所示，无论足微带线还是带状线，都需要一个以上完整的等电势面(通常选地平面)，所以至少需要4层以上的PCB。在本系统中，由于FPGA是484脚的FBGA封装，所以采用了8层板，LVDS走线采用的是差分微带线。差分微带线的特性阻抗需要设计为

10、ZDIFF=100，公式为：式中：ZDIFF和Z0的单位为。    式中的w、s、h、t如图6所示，其单位需要保持一致；y，是电路板材料的介电常数，根据不同的电路板材料，有不同的介电常数。因为LVDS上的数据速率只有500 Mbps(不是很高)，所以在本设计中选择的是最常用的FR-4材料(俗称“玻纤板”)。玻纤板的介电常数是4153。如果速度超过lGbps，那么最好使用更小介电常数的材料(如GETEK，介电常数为3839)。公式中其他参数的设计需要根据制板厂家的工艺尺寸来确定。本设计中，w、s、h均为4 mil(目前国内已经能达到的工艺，1000 mil=254

11、mm)，t忽略。由于在本设计中微带线只是在顶层走线，所以顶层和第2层的距离是h。    在第二个问题，相同差分对间走线的耦合上，由于器件的引脚间距和过孔尺寸问题，要实现差分走线的任何地方都是4 mil是很困难的，只能尽量缩短非紧耦合线路的长度，具体处理方法可以参见图7和图8的走线方式。注意，差分对间的间距至少要大于3倍差分对的宽度，因为差分对线的干扰在近距离的地方还是比较强的。对于高速信号，电路板线上的延时是不能忽略不计的，这个延时与差分对线的w、s、h、y相关，还与走线长度成正比。因为在设计差分对走线时对w、s、h、均统一设置了，所以一般只与走线长度相关。在本设

12、计中，将差分对线的长度定为4120 mil4 180mil，走线长度和容限可以根据具体电路板的布局进行调整，但是容限最好不要超过100 mil；否则，在接收的时候可能因为数据的相位相差过大而采集不到正确的数据。    本系统选择的FPGA(Stratix II，EP2S60)上，有足够的LVDS接收脚，还有LVDS接收器和解串器，就没有必要去选择额外的LVDS接收器件；但是，对一些低端的FPGA来说，LVDS接收脚不足或者没有，这时必须选择外部的LVDS接收器。在选择接收器件时要注意的是，接收端的100电阻是器件内部提供还是需要外接。本设计选择的FPGA上的LVD

13、S接收器已经带有这个电阻了，但是LVDS时钟接口卜没有提供这个电阻，所以在图8上只有LVDS时钟接收端可以看到电阻。2.3 AD转换器的电源设计    由于ADC08D1000是低功耗的，在双通道1 GHz的采样频率下，消耗的电流不到l A，功率不到18 W，所以电源就比较好设计。电源方案用常见的DCDC加LDO就可以了，又因为电流不大，所以LDO的选择范围比较大。芯片的模拟部分和数字部分的供电可以用电感隔开，如图9所示。注意，流过电感的最大电流不要超出所用电感的承受能力。    在电源的设计中，还有一个问题要特别注意，那就是在LDO

14、上电的瞬间会产生电压尖峰(voltage spike)。这个尖峰的产生是由于上电瞬间，负载芯片只吸取很低的电流，会造成电压瞬间出现一个高峰，对于ADC08D1000和可用以下公式计算出来：        在该公式中，VINFSR是AD转换器的最大输入量程，VIN(P-P)是实际的输入被采样波形的电平幅度，N是转换器的分辨率，fin是输入信号的频率。当采用低通采样(即输入频率不超过奈奎斯特率)时，1 Gsps的采样率的最高输入频率不超过500 MHz，再假设是满量程输入，则总抖动容限时间要求为：        这个值是外部时钟源的抖动和AD转换器器件的采样保持电路(SHA)的孔径抖动(Aperture Jitter，Taj)的均方值。ADC08D1000的孔径抖动的典型值为04ps，所以外部时钟源的抖动容限时间要求为：        在设计外部振荡器时，其性能参数要符