基于FPGA的交通灯控制器设计(VHDl代码全,各个模块均调

1、2.3 FPGA 主控实现方案设计结合已有的 PLC 实现和单片机应用实现的经验,并吸收两种设计的优势之 处,再根据交通灯控制系统的设计要求和 FPGA 模块化功能实现,确定了以下方 案,因每个方向相对的信号灯状态及倒计时显示器的显示完全一致,根据设计要 求和系统所具有的功能,交通灯控制器系统框图如图 2-6 所示。 图 2-6 交通灯控制器系统框图确定的方案中, 系统具有复位功能, 能使系统重新开始计时; 在红绿灯交通 信号系统中, 大多数的情况是通过自动控制的方式指挥交通的, 但为了配合高峰 时段,防止交通拥挤,有时还必须使用手动控制。为此主体包括系统复位,手动 /自动,红绿灯切换,主控模

2、块,显示器,报警器。具体主控部分用 FPGA 来实 现。 图 2-7 交通灯通行示意图结合实现方案,主要有东西、南北、南北左拐,东西左拐,跟手动控制 5种工作方式,具体由 M2M0设定,具体如表 2-1。表2-1 交通灯工作方式表方式 M2(0:自动, 1:手动 M1(0:A向,1:B向M0(O:直行, 1:左拐1 0 0 02 0 0 13 0 1 04 0 1 15 1 * *当出现特殊情况时,可选择方式 1 到方式 4 中的任何一种方式,停止正常运 行,进入特殊运行状态。此时交通灯按工作方式显示,计时电路停止计时,计时时 间闪烁显示。当系统总复位时,控制电路和计时电路复位,信号灯全部熄灭

3、。3 各功能模块的设计与实现3.1总体设计思路结合设计任务要求和确定的实现方案, 假设某个十字路口是由一条主干道和 一条次干道回合而成, 在每个方向设置红绿黄 3种信号灯, 红灯亮禁止通行, 绿 灯亮允许通行。黄灯亮允许行驶中车辆有时间停考到禁止线以外。按照自顶向下的层次化设计方法, 整个系统可分为 4个模块, 系统时序发生 电路、红绿灯计数时间选择模块、定时控制电路、红绿灯信号译码电路。其系统 组成方框图如图 3-1所示。 图 3-1 交通灯控制器系统组成框图在自动控制模块时,绿灯亮为 55秒,黄灯亮为 5秒,红灯亮为 60秒。其外 部硬件电路方面包括:两组红绿灯(配合十字路口的双向指挥控制

4、 、两级七段 显示器(配合绿灯倒计时显示 、一组手动与自动控制开关(针对交通警察指挥 交通控制使用 。 图 3-2 主干道状态转换 图 3-3 支干道状态转换由上面的两个干道的状态转换图可知, 两个方向的先设计成并列的, 即都是 按照倒计时信号进行状态跳转,然后再加入两者之间的限制关系和 SIGNAL 信 号。交通灯的控制过程可以分为四个阶段,对应的输出有四种状态,分别为 S0,S1,S2,S3,四个阶段的灯亮状态如表 3-2。表 3-2 四个阶段的灯亮状态表状态 灯亮情况 格雷码S0状态 主干道绿灯亮,支干道红灯亮 00S1状态 主干道黄灯亮,支干道红灯亮 01S2状态 主干道红灯亮,支干道

5、绿灯亮 11S3状态 主干道红灯亮,支干道黄灯亮 10对于上述的 S0和 S2状态要加以说明:首先,当主干道方向 55秒计时结束 时,若支干道方向无车时,这时控制器应继续运行在 S0状态,再运行 55秒,等 到下一次计时结束时再行判断;当主干道 55秒计时结束,若支干道方向有车, 则按照状态转换图进行跳转。同理,支干道也执行相同的处理。其次, 当支干道开始绿灯亮时, 规定必须保持支干道方向一直有车时, 支干 道方向的绿灯才能继续维持,否则在计数未结束但支干道无车时,执行从 S2状 态跳转到 S3状态; 若支干道有车一直维持到 55秒计数结束, 那么也要执行状态 转换。3.2 功能模块设置及实现

6、结合前面的系统设计框图和状态设置,把主控部分分为主控制模块,55秒 倒计时模块, 5秒倒计时模块, 倒计时时间选择驱动模块, 倒计时时间选择模块, 1KHz 时钟信号模块, 1Hz 计数时钟信号模块,倒计时时间数据多路选择模块, 动 态显示驱动模块,显示数据多路选择模块,显示数据译码模块。系统采用的是系统级层次设计方法,对整个系统进行方案设计和功能划分, 系统的关键电路用一片 FPGA 芯片实现, 首先用 VHDL 语言编写各个功能模块程序, 最后通过综合器和适配器生成最终的目标器件, 然后用顶层原理图将各个功能模块连接起来。下面分别来介绍各个功能模块的实现和调试过程。该模块主要完成根据外部输

7、入信号 Reset、SW 控制输出,用于控制交通灯的 信号 Red1,Red2,Yellow1,Yellow2,Green1,Green2。这中间包含了必要的 内部模块之间的信号 EN_in(来自倒计时时间选择驱动模块 。 其源代码见附录 1, 其仿真结果与编译后的结果如图 3-4,3-5所示。 图 3-4 主控模块图 3-5 仿真结果从图 3-5可以简单地检查主控模块设计的逻辑上的正确性, 同时也可以看到 一些简单的延时信息。确认基本正确后,进行下面模块的设计与分析。该模块主要完成 55秒的倒计时,控制红灯的点亮时间。实际中在 1分钟内 还要有绿到黄灯的转换以提醒车辆与行人,所以选择了 55

8、秒作为绿灯的点亮时 间。其源代码见附录 1,其仿真结果与编译后的结果如图 3-6,3-7所示。 图 3-6 55秒倒计时模块 图 3-7 仿真结果从图 3-7可以简单地检查 55秒倒计时模块的逻辑上的正确性,同时也可以 看到一些简单的延时信息。确认基本正确后,进行下面模块的设计与分析。该模块主要完成 5秒的倒计时,控制黄灯的点亮时间。实际中在 1分钟内还 要有红到黄灯的转换以提醒车辆与行人,所以选择了 55秒作为红灯的点亮时间 后,黄灯的点亮时间必定为 5秒。其源代码见附录 1,其仿真结果与编译后的结 果如图 3-8,3-9 所示。图 3-8 5秒倒计时模块 图 3-9 仿真结果从图 3-9可

9、以简单地检查 5秒倒计时模块的逻辑上的正确性, 同时也可以看 到一些简单的延时信息。确认基本正确后,进行下面模块的设计与分析。该模块只要完成倒计时时间长短选择的功能,输入信号来自两个倒计时模 块,当倒计数完成是产生一个脉冲用于驱动此模块产生 00,01,10,11序列来驱动倒计时时间选择模块。其源代码见附录 1,其编译后的结果如图 3-10所示。 图 3-10 倒计时时间选择驱动模块该模块主要完成 55秒倒计时与 5秒倒计时之间的选择功能,在实际中因为 存在着红灯到黄灯再转换为绿灯的这样一个变化过程, 而红黄绿灯的点亮时间不 相同,一般是绿黄两灯的点亮时间刚好等于红灯,其中,绿灯亮 55秒,黄

10、灯亮 5秒,红灯亮 60秒。其源代码见附录 1,其仿真结果与编译后的结果如图 3-11, 3-12所示。 图 3-11 倒计时时间选择模块 图 3-12 仿真结果该模块主要完成从开发实验板上 10MHz 的全局时钟信号经过分频得到 1KHz 的时钟信号, 即完成一个 10000分频的分频器。 分频器的设计是时序设计的比较 基础的知识, 在实际系统中用得很多, 设计过程与计数器的设计很类似。 其源代 码见附录 1,其编译后的结果如图 3-13所示。 图 3-13 1KHz时钟信号模块该模块主要完成从模块 1KHz 中的 1KHz 时钟信号经过分频得到 1Hz 的计数时 钟信号,即完成一个 100

11、0分频的分频器。设计过程与模块 6的设计过程基本相 同。其源代码见附录 1,其编译后的结果如图 3-14所示。 图 3-14 1Hz计数时钟信号模块该模块主要完成两组不同倒计时时间数据的选择输出到后续显示模块中。 其 源代码见附录 1,其仿真结果与编译后的结果如图 3-15,3-16所示。 图 3-15 倒计时时间数据多路选择模块 图 3-16 仿真结果从图 3-16可以简单地检查倒计时时间数据多路选择模块的逻辑上的正确 性, 同时也可以看到一些简单的延时信息。 确认基本正确后, 进行下面模块的设 计与分析。该模块主要完成倒计时数码管的动态显示。 动态显示即分时显示, 但是时间 间隔的选择既要

12、保证人眼看起来是同时显示,即不会出现两位数字的断续显示, 又要保证不会覆盖显示数字, 即不会出现上个数字与下个数字之间的显示过快使 得人眼来不及分辨。其源代码见附录 1,其仿真结果与编译后的结果如图 3-17, 3-18所示。 图 3-17 动态显示驱动模块 图 3-18 仿真模块从图 3-18可以简单地检查动态显示驱动模块的逻辑上的正确性,同时也可 以看到一些简单的延时信息。确认基本正确后,进行下面模块的设计与分析。该模块主要完成数码管显示数据的分时选择, 以实现分时动态显示。 其源代 码见附录 1,其仿真结果与编译后的结果如图 3-19,3-20所示。 图 3-19 显示数据多路选择模块图

13、 3-20 仿真结果该模块主要完成 4位 BCD 码到 8位数码管显示数据的译码。 译码后的 8位数 据分别对应数码管的数据段 A、B、C、D、E、F、G、DP。其源代码见附录 1,其 仿真结果于编译后的结果如图 3-21,3-22所示。 图 3-21 显示数据译码模块图 3-22 仿真结果从图 3-22可以简单地检查显示数据译码模块的逻辑上的正确性,同时也可 以看到一些简单的延时信息。确认基本正确后,进行下面模块的设计与分析。4 总体调试与结果说明4.1 顶层电路在设计完各个模块后,需要将各个模块有机地组合成一个整体,最后来实现系统的功能在数字频率计的设计中,同时采用了电路原理图的设计 以及

14、 Verilog HDL语言来编写的顶层电路。电路原理图见图4-1,具体源代码见附录1,仿真图如图4-2所示。 图 4-1 总系统电路图 图4-2 仿真结果说明:当ga为高电平时表示a方向绿灯亮, 同时rb为高电平表示b方向红灯亮; 经过55秒, ga变为低电平表示, rb不变, ya变为高电平表示a方向绿灯灭黄灯亮, b方向仍为红灯;经过5秒,gb变为高电平表示b方向绿灯亮,ra为高电平表示a 方向红灯亮;再经过5秒,gb变为低电平,ra不变,yb变为高电平表示b方向绿灯 灭黄灯亮a方向仍为红灯。 4.2 过程调试4.3硬件仿真效果 图4-3 1方向绿灯亮图4-3表示1方向绿灯亮,2方向红灯

15、亮的过程。 图4-4 2方向绿灯亮图4-4表示2方向绿灯亮,1方向红灯亮。从DE2调试结果来看,整个设计结果基本符合设计要求。5 总结和展望通过本次课题的研究,利用 FPGA 技术实现交通灯控制系统主控模块功能, 是对传统交通灯控制系统设计的一种改进。 本文中采用 Verilog HDL语言设计交 通灯控制系统, 借助其功能强大的语言结构, 简明的代码描述复杂控制逻辑设计, 与工艺无关特性, 在提高工作效率的同时达到求解目的, 并可以通过 Verilog HDL语言的综合工具进行相应硬件电路生成, 具有传统逻辑设计方法所无法比拟的优 越性。本设计采用 Verilog HDL硬件描述语言文本输入

16、方式, 在确立总体预期实现 功能的前提下, 分层次进行描述, 其中所用到的数据均可依现场情况而设置, 修 改方便灵活。须注意的是,两模拟频率不能太高,否则将无法实现。并且,程序 中还规定了两计数器的计数范围, 与实际结合。 整体而言, 本设计所耗资源较少, 提供了较大的添加范围。其中,人行道的设置并未完成;另外,设计中还有有待 完善的地方, 如状态之间相互转换的间隔时间的修改, 并不能让任何人都能进行 此项操作。 因此, 可利用数显密码锁, 来有效防止机内参数被无关人员随意修改, 为系统安全提供保障。 数字化时代的到来给人们的生活带来了极大的改变, 有理 由相信随着数字化的深入, 交通灯控制器

17、的功能将日趋完善。 而且, Verilog HDL语言对 EDA 产生的影响也是深远的,它缩短了电子产品的设计周期,为设计者 提供了方便。6 致谢同时也感谢在开题答辩中针对我的设计指出了许多不足之处的老 师们, 正是有了你们对我设计的严格要求才能让我在以后的设计过程中去发现自 身设计的缺点, 让我有了不断改进设计的机会和空间, 帮助我能够顺利的实现设 计的预期目标。 在设计过程中我时常遇到一些技术上的问题, 通过查阅资料并和 老师交流自己的想法而且在指导老师的指导下解决了技术上的问题, 循序渐进地 完成每个阶段的任务, 对于设计方案进行一次次的改进做到精益求精, 这样渐渐 地培养了自身独立思考

18、和动手设计能力, 对于一个电子信息专业的学生来说这将 对我起到了相当大的帮助。我还要感谢在一起愉快的度过本科生活的 51楼 416各位同学,正是由于你们 的帮助和支持,我才能克服一个一个的困难和疑惑,直至本文的顺利完成。 在论文 即将完成之际,我的心情无法平静,从开始进入课题到论文的顺利完成,有多少可 敬的师长、 同学、 朋友给了我无言的帮助,在这里请接受我诚挚的谢意!最后我还 要感谢培养我长大含辛茹苦的父母,谢谢你们!参考文献1 周润景等.基于 Quartus的 FPGA/CPLD数字系统设计实例M.北京:电子 工业出版社,2007年 8月2 杨晓慧等.基于 FPGA 的 EDA/SOPC技

19、术与 VHDLM.北京:国防工业出版社, 2007年 10月3 王诚等.Altera FPGACPLD设计(基础篇M.北京:人民邮电出版社, 2005年 7月4 Stephen Brown,Zvonko Vranesic.Fundamentals of Digital Logic with Verilog Design(2nd EditionM.New York:McGraw-Hill,2007,5. 5 Ming-Bo Lin.Digital System Designs and Practices: Using Verilog HDL and FPGAsM.New York:McGraw-

20、Hill,2008,8.6 徐光辉.基于 FPGA 的嵌入式开发与应用M.北京:电子工业出版社,2006年 9月7 文畅.基于 FPGA/CPLD和 VHDL 语言的交通灯控制系统设计J.电脑知识与 技术(学术交流,2007,06-08.8 瞿逐春.EDA 技术综合应用实例与分析M.西安:西安电子科技大学出版 社,2004年 11月9 杨少军.基于 DSP 的移频机车信号分析研究与实现D.武汉:武汉大 学,2006.10 谭卫泽,徐畅.面向 FPGA 器件的 VHDL 语言优化设计方法J.南宁职业技术 学院学报,2008年,13(4:98100.12 任晓东 文博.CPLD/FPGA高级应用开

21、发指南M.北京:电子工业出版社, 2003年 9月.12 任爱锋.基于 FPGA 的嵌入式系统设计M.西安:西安电子科技大学出版社, 2004年 10月 .13 余俊.基于 FPGA 的 IDE 协议实现的研究J.电子科技. 2008年 9月, 12(8 144156.附录 1 程序代码. . . . . . . . . . . . . . . . . . . . . . . . .主控制模块 Modulecontrol(EN_in,SW1,RST,Red1,Red2,Yellow1,Yellow2,Green1,Green2;output Red1;output Red2;output Ye

22、llow1;output Yellow2;output Green1;output Green2;input 1:0 EN_in;input SW1;input RST;reg Red1,Red2,Yellow1,Yellow2,Green1,Green2,D_out;always (EN_in,RST,SW1beginif(SW1=0|RST=0 Red1,Red2,Yellow1,Yellow2,Green1,Green2=6'b0;elsebegincase(EN_in2'b00: Red1,Red2,Yellow1,Yellow2,Green1,Green2=6'

23、;b010010;2'b01: Red1,Red2,Yellow1,Yellow2,Green1,Green2=6'b011000;2'b10: Red1,Red2,Yellow1,Yellow2,Green1,Green2=6'b100001;2'b11: Red1,Red2,Yellow1,Yellow2,Green1,Green2=6'b100100;default : Red1,Red2,Yellow1,Yellow2,Green1,Green2=6'b0;endcaseendendendmodule. . . . . . . .

24、 . . . . . . . . . . . . . . . . . . . . 55秒倒计时模块 module counter55(C_CLK,RST,C_EN,D_OUT1,D_OUT0,C_out;output C_out;output 3:0 D_OUT1;output 3:0 D_OUT0;input C_CLK;input RST;input C_EN;reg 3:0 D_OUT1;reg 3:0 D_OUT0;reg C_out;reg 3:0 CData1;reg 3:0 CData0;reg 7:0 DATA;always (posedge C_CLKbeginif(RST=

25、0|C_EN=0beginC_out <= 1'b0;CData1 <= 4'b0000;CData0 <= 4'b0000;endelsebeginif(CData0 = 4'b0101 && CData1 = 4'b0101 beginCData1 <= 4'b0000;CData0 <= 4'b0000;C_out = 1'b1;endelse if(CData0 != 4'b1001beginCData0 <= CData0 + 1;C_out <= 1&#

26、39;b0;endelse if(CData0 = 4'b1001 && CData1 != 4'b0110 beginCData1 <= CData1 + 1;CData0 <= 4'b0000;C_out <= 1'b0;endelsebeginCData1 <= 4'b0000;CData0 <= 4'b0000;C_out = 1'b1;endendendalwaysbeginDATA <= 8'b01010101-(CData1<<4+CData0;if(D

27、ATA>>4&4'b1111>4'b0101D_OUT1 <= (DATA>>4&4'b1111-4'b1111;elseD_OUT1 <= (DATA>>4&4'b1111;if(DATA&4'b1111>4'b1001D_OUT0 <= (DATA&4'b1111-4'b0110;elseD_OUT0 <= DATA&4'b1111;endendmodule. . . . . . . . .

28、. . . . . . . . . . . . . . . . . . . . . 5秒倒计时模块 module counter05(C_CLK,RST,C_EN,D_OUT1,D_OUT0,C_out;output C_out;output 3:0 D_OUT1;output 3:0 D_OUT0;input C_CLK;input RST;input C_EN;reg 3:0 D_OUT1;reg 3:0 D_OUT0;reg C_out;reg 3:0 CData1;reg 3:0 CData0;reg 7:0 DATA;always (posedge C_CLKbeginif(RST=

29、0|C_EN=0beginC_out <= 1'b0;CData1 <= 4'b0000;CData0 <= 4'b0000;endelsebeginif(CData0 != 4'b0101beginCData0 <= CData0 + 1;C_out <= 1'b0;endelsebeginCData1 <= 4'b0000;CData0 <= 4'b0000;C_out = 1'b1;endendendalwaysbeginDATA <= 8'b00000101-(CDa

30、ta1<<4+CData0;D_OUT1 <= 4'b0000;if(DATA&4'b1111>4'b0101D_OUT0 <= DATA&4'b1111-4'b1011;elseD_OUT0 <= DATA&4'b1111;endendmodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 倒计时时间选择

31、驱动模块 module scan(EN_in1,EN_in0,sdata;output 1:0 sdata;input EN_in1;input EN_in0;reg 1:0 sdata;wire EN_in;assign EN_in = EN_in1 | EN_in0;always (posedge EN_inbeginsdata <= sdata + 2'b01;endendmodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

32、. . . . . . . . . . . . . 倒计时时间选择模块 module countersel(D_IN,D_OUT1,D_OUT0;output D_OUT1;output D_OUT0;input 1:0 D_IN;reg D_OUT1;reg D_OUT0;alwaysbegincase(D_IN2'b00 : D_OUT1,D_OUT0 <= 2'b10;2'b01 : D_OUT1,D_OUT0 <= 2'b01;2'b10 : D_OUT1,D_OUT0 <= 2'b10;2'b11 : D_OU

33、T1,D_OUT0 <= 2'b01;default : D_OUT1,D_OUT0 <= 2'b00;endcaseendendmodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1KHz 时钟信号模块 module fdiv1khz(clk_in,clk_out;output clk_out;input clk_in;reg clk_out;integer cn

34、t=0;always (posedge clk_inbeginif(cnt<9999 /实际系统分频值/if(cnt<19 /仿真时的分频值begincnt = cnt + 1;clk_out <= 1'b0;endelsebegincnt = 0;clk_out <= 1'b1;endendendmodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1Hz 计数

35、时钟信号模块 module fdiv1hz(clk_in,clk_out;output clk_out;input clk_in;reg clk_out;integer cnt=0;always (posedge clk_inbeginif(cnt<999 /实际系统的分频值/if(cnt<9 /仿真时采用的分频值begincnt = cnt + 1;clk_out <= 1'b0;endelsebegincnt = 0;clk_out <= 1'b1;endendendmodule. . . . . . . . . . . . . . . . . .

36、. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 倒计时时间数据多路选择模块 module datamux(D_IN3,D_IN2,D_IN1,D_IN0,SEL,D_OUT1,D_OUT0;output 3:0 D_OUT1;output 3:0 D_OUT0;input 3:0 D_IN3;input 3:0 D_IN2;input 3:0 D_IN0;input 1:0 SEL;reg 3:0 D_OUT1;reg 3:0 D_OUT0;alwaysbegincase(SEL2'b00 :

37、beginD_OUT0 <= D_IN0;D_OUT1 <= D_IN1;end2'b01 : beginD_OUT0 <= D_IN2;D_OUT1 <= D_IN3;end2'b10 : beginD_OUT0 <= D_IN0;D_OUT1 <= D_IN1;end2'b11 : beginD_OUT0 <= D_IN2;D_OUT1 <= D_IN3;enddefault : beginD_OUT0 <= 4'b0000;D_OUT1 <= 4'b0000;endendcaseenden

38、dmodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 动态显示驱动模块 module dispselect(CLK,D_OUT;output 1:0 D_OUT;input CLK;reg 1:0 D_OUT;always (posedge CLKbeginif(D_OUT < 2'b10D_OUT <= D_OUT + 2'b01;elseD_OUT &l

39、t;= 2'b01;endendmodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 显示数据多路选择模块 module dispmux(SEL,D_IN1,D_IN0,D_OUT;output 3:0 D_OUT;input 3:0 D_IN1;input 3:0 D_IN0;reg 3:0 D_OUT;alwaysbegincase(SEL2'b01 : D_OUT <= D_

40、IN0;2'b10 : D_OUT <= D_IN1;default : D_OUT <= 4'b0000;endcaseendendmodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 显示数据译码模块 module dispdecoder(data_in,data_out;output 7:0 data_out;input 3:0 data_in;reg

41、7:0 data_out;always (data_inbegincase(data_in4'b0000 : data_out <= 8'b11111100; /04'b0001 : data_out <= 8'b01100000; /14'b0010 : data_out <= 8'b11011010; /24'b0011 : data_out <= 8'b11110010; /34'b0100 : data_out <= 8'b01100110; /44'b0101 : d

42、ata_out <= 8'b10110110; /54'b0110 : data_out <= 8'b10111110; /64'b0111 : data_out <= 8'b11100000; /74'b1000 : data_out <= 8'b11111110; /84'b1001 : data_out <= 8'b11100110; /9default : data_out <= 8'b00000000;endcaseendendmodule. . . . . . . .

43、 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .顶层电路module trafficlight(Reset,SW,CLK,Red1,Red2,Yellow1,Yellow2,Green1,Green2,SEG_Data,SEG_Sel;input Reset;input SW;input CLK;output Red1;output Red2;output Yellow1;output Yello

44、w2;output Green1;output Green2;output 7:0 SEG_Data;output 1:0 SEG_Sel;wire SYNTHESIZED_WIRE_0;wire SYNTHESIZED_WIRE_1;wire SYNTHESIZED_WIRE_19;wire SYNTHESIZED_WIRE_3;wire SYNTHESIZED_WIRE_20;wire 1:0 SYNTHESIZED_WIRE_21;wire SYNTHESIZED_WIRE_7;wire 3:0 SYNTHESIZED_WIRE_9;wire 3:0 SYNTHESIZED_WIRE_10;wire 3:0 SYNTHESIZED_WIRE_11;wire 3:0 SYNTHESIZED_WIRE_12;wi