PIE项目工程师必备

1、T,哎巴t - "A爲後aEl.i、Question 8 Answer卫Etsts三三?.、 .h IZV十电謙V垂土圖亠丄吐肺-«翥i亡矗BSSU韜亠Is脂蕩d./-ysS4S-+PIE1.何谓PIE? PIE的主要工作是什幺？答：ProcessIntegration Engineer（工艺整合工程师）,主要工作是整合各部 门的资源，对工艺持续进行改善，确保产品的良率（yield）稳定良好。2.200mm, 300mm Wafer 代表何意义？答：8吋硅片（wafer）直径为200mm ,直径为 300mm硅片即12吋.3.目前中芯国际现有的三个工厂采用多少mm的硅片（w

2、afer）工艺？未来北京的Fab4（四厂）采用多少 mm的wafer工艺？答：当前13厂为200mm（8英寸）的 wafer,工艺水平已达0.13um工艺。 未来北京厂工艺 wafer将使用300mm（12英寸）。4.我们为何需要300mm?答：wafer size变大，单一 wafer上的芯片数（chip）变多，单位成本降低 200-300面积增加2.25倍，芯片数目约增加2.5倍8 1200m啰V 300mm J5.所谓的0.13 um的工艺能力（technology代表的是什幺意义？答：是指工厂的工艺能力可以达到 0.13 um的栅极线宽。当栅极的线宽做 的越小时，整个器件就可以变的越小

3、，工作速度也越快。从 0.35um->0.25um->0.18um->0.15um->0.13um 的 technology改变又代表的是什幺意义？答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从 0.35um -> 0.25um -> 0.18um-> 0.15um-> 0.13um代表着每一个阶段工艺能力的提升。一般的硅片（wafer）基材（substrate可区分为N,P两种类型（type），何谓N, P-ty pe wafer?答：N-type wafer是指掺杂 negative元素（5价电荷元

4、素，例如：P、As） 的硅片，P-type的wafer是指掺杂 positive元素（3价电荷元素，例 女口： B、In）的硅片。7.-+工厂中硅片（wafer）的制造过程可分哪几个工艺过程（module）？答：主要有四个部分：DIFF （扩散）、TF（薄膜）、PHOTO （光刻）、ETCH （刻蚀）。其中DIFF又包括FURNACE（炉管卜WET（湿刻）、IMP（离子 注入卜RTP（快速热处理）。TF包括PVD（物理气相淀积卜CVD（化学气 相淀积）、CMP（化学机械研磨）。硅片的制造就是依据客户的要求，不 断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电 性的测试，确保

5、产品良好。9.一般硅片的制造常以几 P几M及光罩层数（mask layer）来代表硅片工艺的 时间长短，请问几P几M及光罩层数（mask layer）代表什幺意义？ 答：几P几M代表硅片的制造有几层的 Poly多晶硅）和几层的metal（金属 导线）.一般0.15um的逻辑产品为1P6M（ 1层的Poly和6层的metal）。而光罩层数（mask layer）代表硅片的制造必需经过几次的PHOTO （光刻）.10.Wafer下线的第一道步骤是形成 start oxide和zero layer?其中start oxide 的目的是为何？Si表面。答：不希望有机成分的光刻胶直接碰触 在laser刻

6、号过程中，亦可避免被产生的粉尘污染。11.为何需要zero layer?答：芯片的工艺由许多不同层次堆栈而成的，各层次之间以zero layer当做对准的基准。12.Laser mark是什幺用途？ Wafer ID 又代表什幺意义？ 答：Laser mark是用来刻 wafer ID, Wafer ID 就如同硅片的身份证一样， 一个ID代表一片硅片的身份。13.一般硅片的制造（wafer process过程包含哪些主要部分？ 答：前段（frontend ）-元器件（device）的制造过程。14.STI答:前段（frontend）的工艺大致可区分为那些部份？ 答：后段（backend）-金

7、属导线的连接及护层（passivation ） STI的形成（定义AA区域及器件间的隔离） 阱区离子注入（well implant）用以调整电性 栅极（Poly gate的形成 源/漏极（source/drair）的形成 硅化物（salicide的形成 是什幺的缩写？为何需要STI?STI: Shallow Trench Isolation（浅沟道隔离），STI可以当做两个组件 （device间的阻隔，避免两个组件间的短路.16.AA答:是哪两个字的缩写？简单说明AA的用途？Active Area,即有源区，是用来建立晶体管主体的位置所在，在其上 形成源、漏和栅极。两个 AA区之间便是以STI

8、来做隔离的。17.在STI的刻蚀工艺过程中，要注意哪些工艺参数? 答：STI etch （刻蚀）的角度； STI etch的深度； STI etch后的CD尺寸大小控制。（CD control, CD=critical dimensio n）18.在STI的形成步骤中有一道liner oxide （线形氧化层），liner oxide的特性 功能为何？答：Liner oxide为1100C, 120 min高温炉管形成的氧化层，其功能为： 修补进STI etch造成的基材损伤； 将STI etch造成的etch尖角给于圆化（corner rounding。定义光阻1625? Nitride11

9、0?1625? Nitride 110? PAD Oxi deSubstrateSubstrate要注意SiN的rema in及HDP oxide 的 loss这里的SAC oxide是在SiN remove及 pad oxide remove 后, 再重新长过的 oxide19.一般的阱区离子注入调整电性可分为那三道步骤？功能为何?答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件 电子特性，一般包含下面几道步骤： Well Im plant :形成 N,P 阱区； Channel Implant:防止源/漏极间的漏电； Vt Implant :调整Vt （阈值电压）。20.一

10、般的离子注入层次（Implant layer）工艺制造可分为那几道步骤？ 答：一般包含下面几道步骤： 光刻（Photo）及图形的形成； 离子注入调整； 离子注入完后的ash （plasma等离子体）清洗） 光刻胶去除（PR str ip）21.Poly （多晶硅）栅极形成的步骤大致可分为那些？答：Gate oxide（栅极氧化层）的沉积； Poly film的沉积及SiON（在光刻中作为抗反射层的物质）的沉积）； Poly图形的形成（Photo）； Poly 及 SiON 的 Etch； Etch完后的ash（ plasma等离子体）清洗）及光刻胶去除（PR strip）； Poly 的 Re

11、-oxidation （二次氧化）。22.Poly （多晶硅）栅极的刻蚀（etch）要注意哪些地方？答：Poly的CD（尺寸大小控制；避免Gate oxie被蚀刻掉，造成基材（substrate受损.23.何谓 Gate oxide栅极氧化层）?答：用来当器件的介电层，禾用不同厚度的gate oxide可调节栅极电压对不同器件进行开关(Device)基本器件示意图Source源极SiO栅极电压Gate（栅极）+ yGate oxide栅极氧化层'+2/Substrate 基材“漏极电压PDrain漏极24.源/漏极（source/drain）的形成步骤可分为那些？答：LDD的离子注入（

12、Implant）；-+ Sp acer的形成； N+/P+IMP高浓度源/漏极(S/D)注入及快速热处理 (RTA : RapidThermal Anneal)。38.25.LDD是什幺的缩写？用途为何？ 答: LDD: Lightly Doped Drain. LDD 件产生热载子效应的一项工艺。N-Well是使用较低浓度的源/漏极，以防止组26.27.28.29.30.形成Sp acerN-WellN-Well何谓 Hot carrier effect (热载流子效应)？答：在线寛小于0.5um以下时，因为源/漏极间的高浓度所产生的高电场， 导致载流子在移动时被加速产生热载子效应，此热载子

13、效应会对gate oxide造成破坏，造成组件损伤。何谓Spacer? Space蚀刻时要注意哪些地方？答：在栅极(Poly)的两旁用 dielectric (介电质)形成的侧壁，主要由Ox/SiN/Ox组成。蚀刻spacer时要注意其CD大小，profile(剖面轮廓)， 及remain oxide(残留氧化层的厚度)Spacer的主要功能？答：使高浓度的源/漏极与栅极间产生一段LDD区域;作为Contact Etch时栅极的保护层。为何在离子注入后，需要热处理(Thermal Anneal)的工艺？ 答：为恢复经离子注入后造成的芯片表面损伤； 使注入离子扩散至适当的深度； 使注入离子移动到

14、适当的晶格位置。SAB是什幺的缩写？目的为何?答：SAB： Salicide block,用于保护硅片表面，在 RPO (Resist Protect Oxide)的保护下硅片不与其它Ti, Co形成硅化物(salicide)31.简单说明SAB工艺的流层中要注意哪些？block）的地方。答：SAB光刻后（photo）,刻蚀后（etch）的图案（特别是小块区域）。要 确定有完整的包覆（block）住必需被包覆remain oxide残留氧化层的厚度）。P-WellCO SailcideJ有RPO保护的地方不会形成 Salicide32.何谓硅化物（salicide）?答: Si与Ti或Co形成

15、TiSix或CoSix, 一般来说是用来降低接触电阻 值（Rs, Rc）。33.硅化物（salicide）的形成步骤主要可分为哪些？答：Co（或Ti）+TiN的沉积； 第一次RTA （快速热处理）来形成 Salicide 将未反应的Co（Ti）以化学酸去除。 第二次RTA （用来形成Ti的晶相转化，降低其阻值）。34.MOS器件的主要特性是什幺？答：它主要是通过栅极电压（Vg ）来控制源，漏极（S/D）之间电流，实现其 开关特性。35.我们一般用哪些参数来评价 device的特性？答：主要有 Idsat、loff、Vt、Vbk（breakdown）、Rs、Rc； 般要求 Idsat、 Vbk

16、（breakdowm值尽量大，Ioff、Rc尽量小，Vt、Rs尽量接近设计 值.36.什幺是Idsat?Idsat代表什幺意义？答：饱和电流。也就是在栅压（Vg） 定时，源/漏（Source/Drain）之间流动的 最大电流.37.在工艺制作过程中哪些工艺可以影响到 Idsat?答：Poly CD（多晶硅尺寸卜Gate oxide Thk（栅氧化层厚度）、AA（有源区） 宽度、Vt imp.条件、LDD imp.条件、N+/P+ imp.条件。什幺是Vt? Vt代表什幺意义？答：阈值电压（Threshold Voltage,就是产生强反转所需的最小电压。当 栅极电压Vg<Vt时,MOS处

17、于关的状态，而 Vg=Vt时，源/漏之间 便产生导电沟道，MOS处于开的状态。39.在工艺制作过程中哪些工艺可以影响到 Vt?答：Poly CD、Gate oxide Thk.（栅氧化层厚度卜AA（有源区）宽度及Vt imp. 条件。40.什幺是loff? loff小有什幺好处答：关态电流，Vg=0时的源、漏级之间的电流，一般要求此电流值越小越 好oIoff越小，表示栅极的控制能力愈好，可以避免不必要的漏电流（省 电）o41.什幺是 device breakdown voltage?答：指崩溃电压（击穿电压），在Vg=Vs=0时，Vd所能承受的最大电压, 当Vd大于此电压时，源、漏之间形成导电

18、沟道而不受栅压的影响。 在器件越做越小的情况下，这种情形会将会越来越严重。42.P ASSIVATIIONIMDVIASMetal-1CTD何谓ILD? IMD? 其目的为何？答：ILD : Inter Layer Dielectric,是用来做 device 与第一层 metal 的 隔离（isolation），而 IMD : Inter Metal Dielectric，是用来做 metal 与 metal的隔离（isolation）.要注意ILD及IMD在CMP后的厚度控制。INTERCONNECTS|EVICES43. 一般介电层ILD的形成由那些层次组成？答：SiON层沉积（用来避免

19、上层B,P渗入器件）； BPSG （掺有硼、磷的硅玻璃）层沉积； PETEOS （等离子体增强正硅酸乙脂）层沉积；最后再经ILD Oxide CMP（SiO 2的化学机械研磨）来做平坦化。44. 一般介电层IMD的形成由那些层次组成？答：SRO层沉积（用来避免上层的氟离子往下渗入器件）; HDP-FSG （掺有氟离子的硅玻璃）层沉积； PE-FSG （等离子体增强，掺有氟离子的硅玻璃）层沉积；使用FSG的目的是用来降低dielectric k值，减低金属层间的寄生电容。最后再经IMD Oxide CMP（SiO 2的化学机械研磨）来做平坦化。-+45.46.47.48.49.50.Contac

20、t 的 Photo （光刻）；Contact 的 Etch 及光刻胶去除（ash & PR strip）；Glue layer （粘合层）的沉积；CVD W （钨）的沉积W-CMP 。简单说明Contact（CT）的形成步骤有那些？答：Contact是指器件与金属线连接部分，分布在 Poly、AA上。Glue layer （粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？答：因为W较难附着在Salicide上，所以必须先沉积只Glue layer再沉积WGlue layer是为了增强粘合性而加入的一层。主要在 salicide与W（CT）、 W（VIA）与metal之间，其成分为T

21、i和TiN, 分别采用PVD和CVD方 式制作。为何各金属层之间的连接大多都是采用CVD的W-plug（钨插塞）?答：因为W有较低的电阻； W有较佳的steP coverage阶梯覆盖能力）。一般金属层（metal layer）的形成工艺是采用哪种方式？大致可分为那些步骤？ 答：PVD （物理气相淀积）Metal film 沉积光刻（P hoto及图形的形成；Metal film etch及plasma（等离子体）清洗（此步驺为连序工艺，在同 一个机台内完成，其目的在避免金属腐蚀） Solve nt光刻胶去除。Top metal和inter metal的厚度，线宽有何不同 ？答：Top met

22、al通常要比 inter metal 厚得多，0.18um工艺中 inter metal 为 4KA, 而top metal要8KA.主要是因为top metal直接与外部电路相接，所承受 负载较大。一般top metal的线宽也比inter metal宽些。在量测Contact /Via （是指metal与metal之间的连接）的接触窗开的好不好 时，我们是利用什幺电性参数来得知的？答：通过Contact或Via的Rc值，Rc值越高，代表接触窗的电阻越大， 般来说我们希望Rc是越小越好的。什幺是Rc? Rc代表什幺意义？答：接触窗电阻，具体指金属和半导体（contact）或金属和金属（via

23、），在相 接触时在节处所形成的电阻，一般要求此电阻越小越好。51.-+52.53.54.55.56.57.58.59.60.什幺是Rs?答：片电阻(单位面积、单位长度的电阻)，用来量测导线的导电情况如何。 一般可以量测的为 AA(N+,P+), P oly & metal.影响Rs有那些工艺？答：影响Contact (CT) Rc的主要原因可能有哪些？答：ILD CMP的厚度是否异常； CT的CD大小； CT的刻蚀过程是否正常； 接触底材的质量或浓度(Salicide, non-salicide； CT的glue layer (粘合层)形成； CT 的 W-Plug。在量测Poly/m

24、etal导线的特性时，是利用什幺电性参数得知？答：可由电性量测所得的spacing & Rs值来表现导线是否异常。什幺是spacing如何量测？答：在电性测量中，给一条线(P oly or metal)加一定电压，测量与此线相邻但 不相交的另外一线的电流，此电流越小越好。当电流偏大时代表导线间 可能发生短路的现象。导线 line(AA, poly & metal)的尺寸大小。(CD=critical dimension) 导线 line( poly & metal)的厚度。导线line (AA, poly & metal)的本身电导性。(在AA, poly li

25、ne时可 能为注入离子的剂量有关)一般护层的结构是由哪三层组成 ？ 答：HDP Oxide(高浓度等离子体二氧化硅) SRO Oxide( Silicon rich oxygen富氧二氧化硅) SiN Oxide护层的功能是什幺？答：使用oxide或SiN层，用来保护下层的线路，以避免与外界的水汽、空气 相接触而造成电路损害。Alloy的目的为何？答：Release各层间的stress (应力)，形成良好的层与层之间的接触面 降低层与层接触面之间的电阻。工艺流程结束后有一步骤为 WAT，其目的为何？答：WAT(wafer acceptance test),是在工艺流程结束后对芯片做的电性测量，

26、 用来检验各段工艺流程是否符合标准。(前段所讲电学参数Idsat, Ioff, Vt,Vbk(breakdown), Rs, Rc就是在此步骤完成)WAT电性测试的主要项目有那些？ 答： 器件特性测试； Contact resistant (Rc)61.-+62.63.64.65.66.Sheet resistant (Rs；Break down test电容测试；Isolation (sp acing test)什么是 WAT Watch系统？它有什么功能？答：Watch系统提供PIE工程师一个工具，来针对不同WAT测试项目，设置不同 的栏住产品及发出 Warning警告标准，能使PIE工程

27、师早期发现工艺上的问 题。什么是PCM SPEC?答：PCM (Process control monitor) SPEC广义而言是指芯片制造过程中所有工艺 量测项目的规格，狭义而言则是指WAT测试参数的规格。当WAT量测到异常是要如何处理？ 答：查看WAT机台是否异常，若有则重测之 利用手动机台Double confirm检查产品是在工艺流程制作上是否有异常记录 切片检查什么是答：EN? EN有何功能或用途？CE发出，详记关于某一产品的相关信息(包括Technology ID, Reticle and (包括 HOLD, Split,由some sp lit condition ETC.)

28、或是客户要求的事项Bank, Run to complete, Package.),根据 EN提供信息我们才可以建立P rocess flow及处理此产品的相关动作。PIE答：工程师每天来公司需要Check哪些项目(开门五件事)?Check MES系统，察看自己Lot情况 处理 in line hold lot.(defect, process, WAT) 分析汇总相关产品in line数据.(raw data & SPC) 分析汇总相关产品CP test结果参加晨会，汇报相关产品信息67.WAT工程师每天来公司需要 Check哪些项目(开门五件事)? 答：检查WAT机台Status

29、检查及处理 WAT hold lot检查前一天的retest wafer及量测是否有异常 是否有新产品要到WAT交接事项BR工程师每天来公司需要 Check哪些项目(开门五件事)? 答：Pass downReview urgent case statusCheck MES issues which repo rted by module and lineReview documentation Review task status69. ROM是什幺的缩写？答：ROM: Read only memory 唯读存储器读写功能特性耗电速度组成DRAM具有读写功用随机存取记忆体(Ra ndom ac

30、cess memory)电力消失后更不存在 已记忆的资料处理速度较SRAM慢一个电晶体 一个电容SRAM具有读写功用随机存取记忆体(Ra ndom access memory)电力消失后更不存在 已记忆的资料处理速度最快般疋6个电晶体EP ROM具有读写功用只读记忆体(Read only memory)电力消失后仍然存在 已记忆的资料ROM只能读不能写只读记忆体(Read only memory)电力消失后仍然存在 已记忆的资料-+70.71.72.73.74.75.76.YE工程师的主要工作内容? 答：何谓YE? 答：Yield Enhancement 良率改善YE在FAB中所扮演的角色？答

31、：针对工艺中产生缺陷的成因进行追踪，数据收集与分析，改善评估等工作。 进而与相关工程部门工程师合作提出改善方案并作效果评估。YE工程师的主要任务？答： 降低突发性异常状况。（Excursion reduction） 改善常态性缺陷状况。（Base line defect improvement）女M可 reduce excursion?答：有效监控各生产机台及工艺上的缺陷现况'defect level异常升高时迅速予以查明，并协助异常排除与防止再发。女 M可 imp rove base line defect?答：藉由分析产品失效或线上缺陷监控等资料，而发掘重点改善目标。持续不断 推动

32、机台与工艺缺陷改善活动，降低defect level使产品良率于稳定中不断提 升负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动。 评估并建立各项缺陷监控（monitor）与分析系统。开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。协助module建立off-line defect monitor system，以有效反应生产机台状 况。何谓 Defect?答：Wafer上存在的有形污染与不完美，包括 Wafer上的物理性异物（如：微尘，工艺残留物，不正常反应生成物）。 化学性污染（如：残留化学药品，有机溶剂）。 图案缺陷（如：Photo或etch造成的异常成象，机械性刮伤

33、变形，厚度不均匀造成的颜色异常）。 Wafer本身或制造过程中引起的晶格缺陷。Defect的来源? 答：素材本身： 外在环境： 操作人员：设备零件老化与制程反应中所产生的副生成物。包括wafer,气体，纯水，化学药品。 包含洁净室，传送系统与程序。 包含无尘衣，手套。77.-+86.87.78.Defect的种类依掉落位置区分可分为？答： Random defect : defec分布很散乱 cluster defect : defec集中在某一区域 Rep eating defect : defec重复出现在同一区域79.依对良率的影响Defect可分为？答： Killer defect =

34、对良率有影响 Non-Killer defect =不会对良率造成影响 Nuisance defect =因颜色异常或film grain造成的defect对良率亦无影响80.YE 一般的工作流程？ 答：Inspection tool扫扌苗 wafer 将 defect data传至 YMS 检查defect增加数是否超出规格 若超出规格贝U将 wafer送至U review station review 确认defect来源并通知相关单位一同解决81.YE是利用何种方法找出缺陷(defect)?答：缺陷扫描机(defect ins pection tool)以图像比对的方式来找出defect

35、.并产出defect result file.82.Defect result file包含那些信息？ 答：Defect大小 位置，坐标 Defect map83.Defect Ins pection tool 有哪些型式? 答：Bright field & Dark Field84.何谓 Bright field?答：接收反射光讯号的缺陷扫描机85.何谓 Dark field?答：接收散射光讯号的缺陷扫描机Bright field与Dark field何者扫描速度较快？ 答：Dark fieldBright field与Dark field何者灵敏度较好？ 答：Bright field-+88.89.90.91.92.Bright fieldDark fieldLight sourcevisibleUV and visibleLaser (532nm，2W)Laser (488nm，75mW)光源入射角度normal(直射)normalnormaloblique(斜射)WPH(每小时产出数量)23pcs23pcs17p cs(5X)14 pcs(5um)scan layerL/S layer，C MPfilm dep osit