多通道高精度数据采集电路设计

1、多通道高精度数据采集电路设计在信号处理领域，技术的应用越来越广泛，基于dsp的信号采集处理平台不断浮现。频繁的dsp信号采集处理平台利用举行数据采集，总线上多个设备的数据传输常常互相矛盾。公司的tiger sharcl01型dsp(简称tsl01)惟独总线和链路口可以与外设通信，基于缓解总线矛盾的目的，笔者设计了一种以现场可编程门阵列()作为数据接口缓冲器，避免总线，经tsl01的链路口将多个a/d转换器采集到的数据传送到tsl01。由fpga完成多个多路a/d转换器采集数据的缓冲排序，并形成符合tsl01链路口传输协议的数据流，送到tsl01的链路口。该设计实现了链路口与其他非链路口外部设备

2、的通信。削减了tslol总线上的数据传输量，缓解了总线竞争的问题。2 ads8361型a/d转换器ads8361是ti公司生产的双通道、四路、模拟差分输入、16 bit同步采样串行a/d转换器。4路模拟差分输入分成2组，每组各有1个a/d转换模块，可同时采样；对每个输入最快可以实现500 ks/s的采样率，即2 s就完成1次a/d采样。采样后的数据由串行接口输出，这对于具备同步串行接口的大多数dsp是十分实用的，dsp的总线可以挂接多种其他设备，在高速延续采样的过程中，dsp的串口和总线可以互不影响地自立工作。ads8361在采样频率率为50 khz时，有80 db的共模抑制，这在强噪声环境中

3、十分重要。ads8361需要模拟和数字电压分离供电，考虑到与外部的匹配，所以模拟部分挑选5 v供电，数字部分与dsp的i/o电压全都，挑选3.3 v供电。工作时既可以用法内部2.5 v参考电压，也可以由外部提供参考电压。差分模拟输入信号的电压范围为±2.5v。ads8361采纳ssop-24封装。cs引脚是ads8361的片选；ml、m0、ao引脚用于挑选采样通道和数据通道；rd引脚为读取数据引脚，convst引脚是a/d转换脉冲，在用法中应将rd与con-vst引脚相连；clock引脚用于输入采样时钟(与下文中fpga输出的lk相连)；2个通道的数据输出引脚分离为serial da

4、ta a和serialdata b，每次转换输出16 bit数据。ads8361的工作时钟最大值为10mhz，高电平和低电平起码各40 ns。3 tsl01的链路口及传输方式tsl01是高性能128 bit浮点数字信号处理器，其运算能力很强(18亿次/秒)，而外部总线吞吐能力相对不足(若外部频率为100 mhz，则外部总线传输速度为800 mb/s)，当外设较多时很简单形成i/o瓶颈。不过它有四个高速链路口，每个链路口的传输速度极限为250 mb/s，适合tsl01之间的点对点高速传输，也可与其相同协议的外设通信，从而大大缓解了总线压力。tsl01的每个链路口由发送器和接收器两部分组成，每部分

5、都有128 bit的移位寄存器和128 bit的缓冲寄存器，其结构l所示。每个链路口均有8 bit数据线和lxclkin、lxclkout和lxdir(x为链路口序号0-3)3个控制引脚，可支持多片tsl01处理器间点对点的双向数据传送，也可以用于与外部设备举行数据传输。其中lxdir用来指示链路口的数据流向。lxclkin和lxclkout为链路口的时钟/确认握手信号。发送数据时，lxclkout为时钟信号，lxclkin为确认信号；接收数据时，lxclkin为时钟信号，lxclkout为确认信号。发送数据时，首先传输4字数据到链路发送缓冲寄存器lbuftx，再将其复制到移位寄存器(若移位寄

6、存器为空，此时lbuftx可被写入新的数据)，然后以字节的形式发送(先发送低字节)，每个字节在链路时钟的升高沿和下降沿被驱动和锁存。接收器的移位寄存器为空时，系统将开头接收发送方传输的数据并将其送入移位寄存器，同时驱动lxclkout为低电平。当囫囵4字接收完毕后，假如接收缓冲寄存器lbufrx为空，系统会将4字数据从移位寄存器复制到lbufrx，并在数据被复制后驱动其lx-clkout为高电平，以告知发送方接收缓冲寄存器为空，可以预备接收新数据。发送方检测到lx-clkin为高电平后立刻举行下次传输。频繁的启动链路传输数据的办法有二种：利用tsl01的irq中断启动和利用链路中断启动。链路传

7、输以dma方式举行，dma方式是在tsl01内核不干预的状况下，后台通过链路口高速传送数据的机制。从外部设备向链路口传送数据，事实上是链路口把外部设备送来的数据自动保存到tslol的内、外存储器中，也可以经其他链路口转发出去。对链路口及其dma寄存器举行正确的设置后就可以设置tcb块。dma启动后，一旦链路缓冲器未满，它将向外部设备哀求数据。这时，假如dma可以占用内部或外部数据总线，那么，系统便可将数据从链路口传送到存储器中。4 数据采集的硬件设计tsioi是运算能力强但与外部衔接资源相对少的一类dsp，在多个tsl01级连的系统中，假如利用总线举行数据采集，a/d转换器通常需要长时光占用总

8、线，会常常浮现争占总线的问题，从而导致信号采集处理浮现总线瓶颈，利用链路口举行数据采集可以很大程度地释放总线资源。本应用中需要对10路模拟信号同时举行500 khz的采样，传输的数据率为lox0.5 mbx2=10 mb/s250 mb/s。tsl01通过fpga举行数据采集，它的链路口作为数据输入口。它们的衔接结构2所示，将链路口的lxclkin挺直和fpga衔接，由fpga驱动，在fpga向链路口传送数据时作为链路口的时钟输入。lxdir和lxclkout可以悬空，链路口的8条数据线接到fpga上。设计中将每个a/d转换器的m1、no、a0引脚接地，仅取用每个a/d转换器的2个模拟差分输入

9、ao和b0通道，2个通道可以在2s之内同时完成1次采样。本设计共用5个ads8361级连以扩充模拟输入通道，实现10个模拟通道输入，每个ads8361的rd与convst衔接，由fpga举行控制，5个ads8361同时举行a/d转换，转换后在fpga内同时完成串并转换，把转换后的并行数据先锁存在fpga内部，再将各通道按先低字节后高字节依次传送到tsl01的链路口。5 数据采集的软件设计软件部分包括tsl01软件设计和fpga软件设计，fpga软件设计采纳实现。其结构3所示。fpga的主要操作是将5个ads8361的10路串行采集数据转换成20个8 bit数据，再将数据锁存，同时产生链路时钟，

10、将锁存后的数据发送到tsl01链路口。需要实现的时序4所示，其中clock是tslol外部时钟，adclk是ads8361的工作时钟，是cldck的5分频，占空比为60，convst与rd相衔接，linkclk是链路时钟，linkdata是链路数据。用法链路传输时，tsl01在链路时钟的升高沿和下降沿都锁存数据，20个8 bit数据需要lo个链路脉冲，而链路口每次起码需要传输128 bit的数据，即起码需要8个脉冲，且发送数据需要的脉冲数必需为8的倍数。所以设计中每次通过链路发送数据的脉冲数为16个，前10个传输a/d转换器采集到的数据，其后的6个脉冲发送0x55。发送到链路的数据是a/d转换

11、器上次转换的结果。tsl01可以设置链路口工作时钟为内核时钟的2、3、4、8分频，设计中tsl01外部时钟clock是50mhz，内核时钟是clock的5倍频即250 mhz，链路口接收数据时fpga给tsioi的链路时钟linkclk是25 mhz tsl01链路口工作时钟应尽量临近链路时钟linkclk，所以设置tsl01链路口工作时钟为内核时钟的8分频即31.25 mhz。系统采纳链路中断方式接收fpga送来的数据，链路中断方式数据接收的程序如下：6 a/d转换器电路的设计和用法设计高精度a/d转换器的关键是保证有效位数，ads8361的输入动态范围为：±2.5 v，每个量化单

12、位对应0.076 mv，因此应设法降低噪声和干扰。噪声和干扰的来源主要有二种：一种是a/d转换器自身的噪声如量化噪声等，另一种是周围电路产生的噪声干扰。前者是a/d转换器固有的，后者的大小远远超过前者，特殊是电源、模拟/电路数字电路之间的干扰。ads8361的差分输入方式大大降低了共模干扰。设计中主要考虑如何在电路中削减其他噪声和干扰。电源设计是抑制噪声的关键，本文介绍的设计具有多种电压(模拟5 v、-5 v和数字3.3 v、1.2v等)并且是混合模拟和数字信号的板级设计，挑选合适的电源电路，合理地举行电源层和地层的切割是很重要的。具有体积小、效率高、输出稳定等优点，同时能够很好地解决tslol的上电次序问题，但纹波显然。开关频率越高输出电压纹波越小，电路中选用的器在10h"200 h为宜，电路中可以用法esr小、容值大的器构成去耦电路，同时在板上放置多种举行滤波。削减数字信号干扰也可以有效提高a/d转换器的精度，布板和布线时要使ads8361模拟差分信号输入区域尽量远离数字信号，fpga设计中尽量避开多个信号电平同时翻转，同时给a/d转换器提供良好的工作时钟，应用法串联终端法，串联1只小器可以很好削减时基颤动，时钟信号进入a/d转换器的布线越短越好，同时不要离数字信号太近，也不要逼近模拟区，否则会增强模拟区的噪声。同时要注