基于VHDL语言的IP核验证

1、基于vhdl语言的ip核验证 在ic(integrated circuit)进展到超大规模阶段的今日，基于ip(intellectual property，学问产权)核的ic设计及其再利用是保证(system onchip，片上系统)开发效率和质量的重要手段。假如能对ip核举行验证、测试和集成就可以加速soc的设计，而这需要从以下5个方面举行考虑。代码纯化指在代码设计中及完成后举行自定义的、ieee标准的、设计重用的、可综合性和可测试性等方面的规章检查；代码笼罩率分析讨论中的测试矢量是否足够；设计性能和面积分析在设计规律综合过程中分析所设计的rtl所能达到的性能和面积要求；可测性分析：ip核设

2、计重用中的关键技术。如何保证ip核的高测试笼罩率,如何保证ip核在集成到soc中后的可测试性是该阶段分析的主要目标。所以在ip核实现之前要检查ip核设计中是否违背了可测性设计规章；低功耗分析：soc的重要衡量指标。我们在ip核设计阶段就需要将tp核功耗参数举行精确估量并举行相应的功耗优化设计；基于此本文重点研究在ic设计过程中ip核的验证测试问题并以互联网上可免费下载的原始ip核资源为例在与8位risc架构命令兼容的微处理器下载胜利。1 ip核与risc体系1.1 ip核ip核是具有学问产权的集成芯核的简称其作用是把一组拥有学问产权的、在数字电路中常用但又比较复杂的电路设计功能块(如firsd

3、ram控制器、pci接口等)设计成可修改参数的集成模块构成芯片的基本单位,以供设计时挺直调用从而大大避开重复劳动。1.2 risc处理器risc(reduced instruction set computer精简命令系统计算机)是ibm公司提出来的、在cisc(complerinstruction set computer复杂命令系统计算机)的基础,上继承和进展起来的一种新型系统结构技术。具有结构容易命令合理成本低廉快捷高效等特点。应用前景被普遍看好。国际it领域的大公司如ibm、dec、intel、motorola、apple、hp等先后将其力气转向risc并已经开发出各种基于risc的芯

4、片或ip核。soc是举行ia(intel architecture智能家电)产品开发的主要办法而基于risc体系的ep(embedded processor，处理器)则是soc芯片的核心。可以说，risc是当前计算机进展不行逆转的趋势。1.3 vhdi语言(very high speed integrated circuit hardware description language集成电路硬件描述语言)与 hdl程序都很适合用来设计架构rcmp reconfigurable microprocessor，可重新规划的微处理器)。为此我们利用vhdl设计一种嵌入式risc8微处理器及应用芯片设

5、计后的ip核下载到(field programmable gate array现场可编程门阵列)芯片上做验证，并在开发板构建视频接口模块等以利于调试和应用。2 ip核的仿真与测试2.1 soc的测试策略soc芯片的测试比传统的asic测试要复杂得多全面的功能测试通常是不现实的 目前常采纳的策略是分离测试全部的电路功能模块在soc芯片中存在各种不同类型的电路模块,每个模块所要求的测试方式也不相同。soc芯片中的模块基本可以分为三类:cpu/、存储器模块、其他功能电路模块。cpu/dsp的测试与传统的cpu/dsp测试类似通常采纳边界扫描方式结合矢量测试方式。存储器的测试普通采纳bist测试，比较

6、快捷而简单控制。其他的电路模块按设计难易程度或应用便利性，采纳边界扫描或bist。2.2 ip核的测试计划ip核的讨论平台有无数种但普通硬件仿真调试器费用昂贵(几千到数万元)，对于一般用户来说难于承受。为此，本文利用免费的ip核举行改写，利用 ise开发软件和汇编语言翻译过来的机器码作为测试激励，完成了risc结构的xilinx spartan2系列的fpga芯片cpu命令的验证和测试计划详细计划如下：(1)以vhdl/verilog语言改写或新写8 bit pipelined risc 结构之处理器模块、内存控制器模块以及视频控制接口模块然后通过xilinx ise 4.1/5.2、完成行为

7、级仿真、综合以及布局布线等。(2)以某个应用为例将或汇编语言编写的测试算法程序存储在sram中实现嵌入式处理器及视频控制接口并下载到fpga从而生成一块可编程的控制器芯片构成一个简化soc应用。(3)假如soc应用胜利则可通过cell-base design flow将其转成asic版图实现流片。2.3 ip核的验证办法在芯片的设计流程中设计的验证是一个重要而又费时的环节。在举行top_down设计时从行为级设计开头到rtt级设计再到门级设计相应地利用工具举行各个级别的仿真行为仿真和rtl级仿真属于功能仿真其作用是验证设计模块的规律功能 门级仿真是时序仿真用于验证设计模块的时序关系无论是功能仿

8、真或是时序仿真仿真办法有两种即交互式仿真办法和测试平台法(1)交互式仿真办法。该办法主要是利用eda工具提供的仿真器举行模块的仿真它允许在仿真期间对输入信号赋值，指定仿真执行时光，观看输出波形。当系统的规律功能、时序关系达到设计要求后，仿真结束。缺点是输入输出不便于记录归档尤其是输入量比较复杂时，输出不便于观看和比较(2)程序仿真测试法。就是为设计模块特地设计的仿真程序(也称为测试程序),以实现对被测模块自动输入测试矢量，并通过波形输出文件记录输出，便于将仿真结果记录归档和比较。利用测试程序可以对一个设计模块举行功能仿真和时序仿真。2.4 ip核的测试仿真综上所述,下面给出risc 8测试仿真

9、切例。该测试仿真大致可分为5个步骤(1)给wave(波形)窗口添加信号。首先添加的是risc 8的整体structure(结构)信号。(2)行为级仿真初步测试。在初步测试中“portb”信号的输出假如是“fx”，则解释系统必定存在问题；假如是“ox”则解释系统没有发觉问题要举行进一步的测试。(3)行为级仿真进一步测试。在进一步测试中，要注重的信号是romaddr、romdata以及各种命令控制信号。(4)源程序修改，再仿真。在上一步中定位到出错的地方，然后回到源程序中找到全部出错信号浮现的地方，认真分析，并结合波形图举行修改，然后重复上述步骤举行再仿真。(5)布图布线后的仿真(后仿真)。实际上

10、在行为级仿真与后仿真之间还有3个仿真过程，但普通来说只要能通过后仿真则其他的仿真也就没有问题。在后仿真过程中，看一下“portb”的输出是否与行为级仿真全都,若全都则测试通过。假如不全都则必需返回原程序和行为级仿真，对时序举行认真分析(由于这种状况大都是由于加入延迟后本来的时序发生转变)。3 ip核在risc架构中的下载实例3.1 risc处理器的挑选与命令的测试我们选用microchip公司生产的l6c5x-xilinx spartan2系列中的xc2s150微处理器下载由于其fpga芯片架构命令与8位risc兼容能够很简单实现risc架构之命令集。risc的测试激励文件是由汇编语言测试程序

11、翻译而得到的例如test3程序测试循环移位test5测试规律操作命令、test8测试端口等。testl程序是测试incf和的decf命令的行为级初步测试中，“portb”输出为“01”，如3.3中所述，这并不能解释没有问题接着做行为级进一步测试3.2 测试激励程序的加载步骤与验证挑选“project”莱单中的“news source”选项，在弹出的“new”对话框左侧挑选文件类型为“test bench waveform”，填入文件名，单击下一步，在弹出的“select”对话框中挑选关联的源为“anss_risc8_top”，单击下一步然后单击“finish”后会启动hdl bencher在这个软件环境中可以输入激励信号最后将由汇编测试程序翻译过来的机器码信息作为激励信号输入保存输入